辅助总线状态转变的处理器和方法

专利名称：辅助总线状态转变的处理器和方法
技术领域：
本发明涉及集成电路上的通用处理器体系结构，并且更具体地，涉及 作为处理器和具有多协议的多个数据总线单元之间的接口的可配置有限状态机(TCAM)。
技术背景在半导体集成电路(ic)上使用小型晶体管的微处理器(mP)在其 硬件数字系统的设计中可以使用状态机或有限状态机(FSM)。微处理器 还可以4吏用可编程状态才几。例如，在授予Wise等人的美国专利No.6799246中公开了一种用于从 存储器总线接收数据并且将数据存储进存储器阵列的硬件系统。存储器数 据可以被转换为驻留在与其关联的总线地址不同的存储器阵列的部分。这 允许存储器阵列实现在数据存储以及数据操作方面的灵活性。使用三重内 容可寻址存储器设备(TCAM)来从外部存储器总线地址提供对数据驻留 位置的索引。公开了利用外围总线控制信号针对存储器阵列和数据移动的 存储器硬件辅助。用于集成电路上的片上系统(SOC)环境的处理器系统可以使用用于 通用外围处理器的基于软件的体系结构。然而，在实践中，这种体系结构 的有用性受多总线的协议需求的限制。例如，如果总线协议需要在单个周 期内来自微控制器(MCU或u控制器(uController))的响应，贝'j u控制器可能不具有满足指定响应时间的带宽。核心IP库是实现不同功能(例如PCI核、UART核、SRAM核) 的逻辑设计的库。核心IP库包含大量的独特设计，对其设计、维护和从技 术到技术节点迁移的成本很高。然而，在专用集成电路(ASIC)的集成电 路设计功能中需要核心IP库。高速接口之间的总线适配器通常使用例如在ASIC内的专用电路来实 现。如果在该专用电路内发现缺陷或者接口协议发生改变，则ASIC必须 重新设计和制造，这需要一定的费用并且对实现产品商用所需的时间长度 (市场投^L时间)产生显著影响。外围处理器或微控制器提供将一个总线标准转换为另 一个所需的处 理。这些处理器通常不是系统的主处理器，而是专用于处理接口转换。通 过寸吏用这些外围处理器，某些外围核心或微控制器是可替换的，它们之前 用专用电路构建。出于性能和尺寸的原因，外围核心通常使用专用电路。总 线协议需要状态跟踪，并且以前只有专用电路能够满足性能需求。然而， 随着性能和尺寸领域的技术改进，可适度地应用更多的通用解决方案。当使用通用微处理器来替换外围核心、处理器或微控制器时，可以支 持的各种协议将取决于微处理器的性能等等。在给定的技术节点，该微处 理器可以将某个最大数目的周期专门用于分析和响应外围接口的各种状 态。对于复杂或快速接口，该周期数可能不够充分。因此，当在专用电路上发现错误时，或者当实现接口协议改变时，将 期望减少所需费用和对设计、制造和时间的影响。还将期望提供一种用于 当发现缺陷时或者当实现接口协议改变时消除对重新设计和制造ASIC的 需要的方式。此外，还将期望软件体系结构提供对总线上的多种协议的控 制。发明内容本发明涉及一种集成电路(IC)上的通用外围处理器体系结构，其包 括第 一数据总线和第二数据总线。第 一和第二数据总线耦合到三重内容可 寻址存储器(TCAM)接口逻辑设备并且处理器耦合到TCAM。 TCAM使 能第一和第二数据总线之间的通信。数据路径使能第一和第二数据总线之 间的数据传送，并且数据路径还与数据存储设备通信。数据控制路径使能 数据存储设备、处理器和TCAM之间的通信，并且耦合到数据存储设备、 处理器和TCAM。数据存储设备可以包括FIFO设备。第一和第二TCAM 分别耦合到第 一和第二总线，并且第 一和第二处理器可以耦合到第一和第二 TCAM，同时第一和第二数据存储设备可以都与数据路径通信。在根据本发明的另一方面， 一种集成电路(IC)上的通用外围处理器 体系结构包括第 一数据总线和第二数据总线。第 一数据总线耦合到第一 TCAM,并且第二数据总线耦合到第二TCAM，用于使能第一和第二总线 之间的通信，包括使能多个信令协议的接口。用于管理IC上的控制功能 的处理器通过数据路径耦合到第一 TCAM和第二 TCAM，使得数据路径 与耦合到第二存储设备的第一存储设备通信。数据控制路径使能第一和第 二数据存储设备、处理器以及第一和第二TCAM之间的通信，并且耦合到 第一和第二数据存储设备、处理器和第一和第二TCAM。在本发明的相关方面，TCAM适用于处理器之间的使用预定义协议的 接口。在本发明的相关方面，多个TCAM彼此通信且与多个处理器通信。 在本发明的相关方面，多个FIFO与第一和第二数据总线通信。 在本发明的相关方面，至少两个时钟域和多个元稳定性 (meta-stability )设备与处理器通信，以提供时钟域与处理器之间的接口 。 根据本发明的另一方面， 一种集成电路(IC)上的通用外围处理器体 系结构包括第一数据总线和第二数据总线，其与第一三重内容可寻址存储 器(第一 TCAM)和第二三重内容可寻址存储器(第二 TCAM)通信， 使得第一和第二 TCAM使能第一和第二数据总线之间的通信，包括使能多 个信令协议的接口。用于管理IC上的控制功能的第一处理器耦合到第一 TCAM,而第二处理器耦合到第二TCAM。第一数据存储设备与第一处理 器通信，而第二数据存储设备与第二处理器通信。第一和第二数据存储设 备都耦合到第一数据总线和第二数据总线并且彼此通信。数据控制路径使 能第一和第二数据存储设备、第一和第二处理器以及第一和第二TCAM之 间的通信，并且耦合到第一和第二数据存储设备、第一和第二处理器以及 第一和第二 TCAM。第一 TCAM配置为状态机并且耦合到第一数据存储 设备。第一 TCAM适用于第一处理器和第一数据总线之间的使用第一预定 义协议的接口 。第二 TCAM配置为状态机并且耦合到第二数据存储设备。第二 TCAM适用于第二处理器和笫二数据总线之间的使用第二预定义协 议的接口。在本发明的相关方面，第一数据总线和第一TCAM在第一时钟域中， 而笫二数据总线和第二TCAM在第二时钟域中。此外，至少一个元稳定性 设备与第一和第二数据总线以及第一和第二处理器通信并且提供第一和第 二数据总线与第一和第二处理器之间的接口。在本发明的相关方面，第 一和第二数据存储设备分别包括第 一和第二 FIFO设备。在本发明的相关方面，第一和第二变换器分别提供第一和第二数据总 线之间的数据变换。此外第一和第二变换器分别经由多个数据路径与第一 和笫二数据存储设备通信，并且分别经由多个控制路径与第 一和第二处理 器通信。在本发明的相关方面，第一和第二数据总线彼此通信，并且经由多个 数据路径与第 一和第二存储设备通信。在本发明的另一方面， 一种方法使得IC上的外围处理器能够提供多 个数据总线之间的接口，并且包括提供第一数据总线和笫二数据总线， 其中第一数据总线耦合到第一 TCAM接口逻辑设备，并且第二数据总线耦 合到第二 TCAM接口逻辑设备，以便使能第一和第二数据总线之间的通 信。提供用于管理控制功能的处理器，该处理器耦合到第一TCAM和第二 TCAM。数据路径使能与耦合到第二数据存储设备的第一数据存储设备之 间的数据传送。该方法还提供第一控制路径，其使能与第一数据存储设 备之间的通信并且耦合到第一数椐存储设备；第二控制路径，其使能与第 二数据存储设备之间的通信并且耦合到第二数据存储设备。接收从处理器 到第一或第二 TCAM中至少之一的数据以提供处理器与第一和第二数据 总线之间的使用预定义协议的接口。第一和第二 TCAM可以配置为状态 机。在本发明的相关方面，第一处理器和第二处理器耦合到笫一 TCAM和 第二 TCAM。第一 TCAM接收来自第一处理器的数据而第二 TCAM接收来自第二处理器的数据。


图1是根据本发明的实施例的通用总线接口顺序有限状态机(FSM ) 的框图；图2是图1示出的FSM中的示例性TCAM设备的框图； 图3A是针对图1示出的FSM的示例性状态图；以及 图3B是针对图3示出的状态图的状态表。
具体实施方式
本发明提供用于在通用外围处理器体系结构中使用的可重复编程的有 限状态机。如果在状态机中发现错误或者接口协议改变，则该可重复编程 的有限状态机可以实现改变。三重内容可寻址存储器(TCAM)提供一种 实现高性能有限状态机的机制。FSM可以处理接口信令协议，同时处理器 处理剩余的控制功能。通常，信号可以是单个线载数字信号，其可以被分 配一个意思，例如"开始传送(start-transfer )，，、"请求总线(request-bus )"、 "准予总线(grant-bus)，，等。信令协议是已定义的、必须被遵守以影响 某种事务的不同信号之间的交互和事件的序列。例如，总线一侧上的设备 可能希望写数据，并且因此声称请求信号(request-signal)。接收单元可 以声称准予总线。发送设备于是可以声称开始传送，并且于是开始在数据 总线上发送数据。所有这些事件可能需要在另一个事件的几个周期内发生。FSM能够遵 循协议规则，其中处理器可能不具有带宽。在该例子中，处理器将向TCAM 内的FSM发出写命令(这是控制功能)，并且TCAM将在所需时间内负 责声称和响应各个信号，以构成写事务。通常，根据本发明，如图l所示例的，微处理器或微控制器30、 100 使用可编程有限状态机14、 120 (作为接口逻辑设备)来实现针对多个数 据总线20、 152的接口功能。本发明使用(三重内容可寻址存储器)TCAM 来构建有限状态机14、 120。此外，本发明提供可编程有限状态机14、 120,其可以用于多个总线20、 152之间的接口 。本发明还涉及本地总线和TCAM 交互。本发明访问外部外围总线并且控制与外围总线控制信号相关联的工 作。本发明的示例性的实施例在图1中示出并且包括通用处理器体系结 构，其包括第一数据总线20和第二数据总线152，其中从第一总线到第二 总线的数据流路径由 一 系列信号交互来启动，该信号交互可以例如由总线 一侧上可能希望写数据的设备启动。系统包括两个可配置的有限状态机 14、 120,其针对相应的数据总线20、 152在处理器30、 100和控制总线 18、 150之间接口连接。FSM 14、 120使用三重内容可寻址存储器设备(TCAM)来提供处理器30、 100和控制总线18、 150之间的接口。本发 明扩展了通用外围处理器的体系结构以提供可配置的有限状态机14、 100(接口逻辑设备)，其可以处理低层协议要求。本发明的实施例通过提供 基于三重内容可寻址存储器(TCAM)的灵活的FSM体系结构来使用基 于软件的方法。总而言之，本发明描述了一种通用有限状态机(FSM),其可以从微 处理器卸下(offload)低层协议处理，由此扩展该基于微处理器的体系结 构所支持的接口数。该有限状态机体系结构的主要单元是三重内容可寻址 存储器(TCAM)。三重CAM ( TCAM )利用"无关(don't care ) " ( X，s ) 状态而允许模式匹配，其匹配特定状态的一组信号。在搜索期间，无关状 态用作通配符(wildcard)。根据本发明的通用外围处理器包括TCAM。 TCAM是完全可配置的 并且可以匹配通配输入模式和"X"(无关)状态。在实现TCAM时，状 态机中的分支数限于TCAM输入的总数。TCAM的内容可以被修改，因 此，FSM的定义可以动态重新编程。默认状态可以容易地限定陷阱错误状 态。默认陷阱状态可被编程到TCAM中，使得不匹配任何有效状态的输入 将匹配陷阱状态的标签。例如，如果TCAM被编程使得最低优先级输入(考 虑到匹配时的最后输入)定义所有输入为无关，则在给定了没有任何更高 优先级输入被匹配的情况下，该输入将总是得到匹配。FSM经由硬件分支 矢量将状态信息传输给微处理器。硬件分支矢量允许执行线程定义其将作用在FSM的当前状态的点。此外，本发明的通用外围处理器包括作为外围处理器和总线单元之间 的接口的可配置的FSM的使用。通用外围处理器使用TCAM来构建可配 置的FSM，其提供硬件分支矢量给微处理器。根据本发明的FSM是动态 可重新配置的，以便处理接口协议的各个阶段。参考图1,通用总线接口顺序FSM电路IO的实施例在集成电路(IC 或芯片)350上示出。FSM电路10沿着分割线95分成时钟域A10a和时 钟域B 10b。 FSM电路10包括沿着分割线95的元稳定性设备80、 90和 190。元稳定性设备80、 90和190与处理器通信以提供时钟域与处理器之 间的接口 。沿总线A数据路径20的数据在时钟域A 10a中经由数据路径 22、 64和66朝着时钟域B 10b行进。在时钟域B10b内，数据路径经由 数据路径82和98继续下去，因此数据路径98与总线B数据路径152连 接。沿着总线B的数据在朝着时钟域A 10a的方向上经由数据路径132和 134行进，因此数据路径142与元稳定性设备1卯连接。时钟域A10a中 的FIFO 50经由数据路径192连接到元稳定性i殳备190。数据路径194返 回到总线A数据路径120。通常，FIFO指先入先出，其是一种处理来自 队列或堆栈的程序工作请求使得时间最久的请求下一个被处理的方法。电路IO (在图1中示出)包括总线序列FSM 14,其经由控制路径21 连接到总线A控制线18。 FSM 14被设计作为TCAM。微控制器30经由 控制路径32与FSM 14通信，并且经由数据路径34与TCAM FSM 14通 信。微控制器30还经由控制路径36直接与总线A控制线18通信，以及 经由控制路径62与变换设备60直接通信。变换设备60执行总线A 20和 总线B 152之间的数据变换。FSM分别经由控制路径52、 58与FIFO 50 和56 二者通信。微控制器30经由控制路径94与元稳定性设备90通信。 变换设备60经由数据路径66连接到元稳定性设备80,元稳定性设备80 接着经由数据路径82连接到FIFO 96。继续参考图1，微控制器100经由控制路径102连接到元稳定性设备 90，并且经由控制路径110连接到总线序列TCAM FSM 120。微控制器 100还经由控制路径104直接连接到总线B控制线150,并且经由控制路径106直接连接到变换设备140。与变换设备60类似，变换设备140执行 总线A20和总线B152之间的数据变换。例如，总线A20可以被配置为 传输32位宽的数据部分，而总线B152可以传输8位宽的数据部分。在该 例子中，从总线A到总线B的传输将需要将32位宽的数据部分分成4个 8位宽的数据部分。类似地，从总线B到总线A的传输将需要将4个8位 宽的数据片汇集成一个32位的片。此外，变换设备60、 140可以根据每个 总线规范的字节排序规则来重新排序字节。变换设备60、 140允许总线序 列FSM14、 120管理总线协议的控制部分，而变换设备60、 140管理所实 现的总线协议的数据格式化方面。如图1所示，FIFO 96经由数据路径98连接到总线B数据路径152。 总线序列TCAM FSM 120经由控制路径110连接到孩史控制器100，并且经 由控制路径122连接到总线B控制逻辑150。 TCAM FSM 120经由控制路 径126连接到FIFO 130，并且经由数据路径112连接到微控制器100。总 线B数据152经由控制路径132连接到FIFO 130。 FIFO 130经由控制路 径134连接到变换电路140。变换140经由控制路径142连接到元稳定性 设备l卯。FIFO 150经由数据路径192连接到元稳定性设备190，并且经 由数据路径194连接到总线A数据路径。总线序列FSM 14、 120分别监控总线A控制逻辑18和总线B控制逻 辑150,并且可以从^:处理器30、 100卸下信号级协"i义。另外，总线序列 FSM 14、 120可以控制从相应的总线20、 152的数据部分加载和卸载合适 的FIFO。微处理器30、 100可以分别经由数据路径34、 112在总线序列 FSM内分别加载TCAM FSM 14、 120的内容。时钟域A 10a和时钟域B 10b 可以不是同步的，并且因此元稳定性设备80、 90、 190提脉^适的时钟域 接口。参考图2，总线序列FS的实施例是通过TCAM 300构建的。TCAM 300 的输入包括FIFO状态信号304 (满级别)、来自孩i控制器308的信号、 来自外围总线312的控制部分的信号和表示FSM 316的当前状态的信号。 根据这些输入信号的值，可以确定下一状态320和输出324。来自TCAM 300的输出信号包括下一状态320、外围总线上的驱动信号324、 FIFO控制信号328 (加载/卸载)、和用于由微处理器中的寄存器330接收的分 支矢量332。孩￡控制器输入308加载TCAM 300的标签336和内容340 二 者。标签336与具有内容340的特定存储器地址单元相关联。因为IC350 或4鼓控制器30、 100 (图1)可以动态改变该状态才几/TCAM 300的定义， 所以可以针对接口定义的不同阶段(训练、自动检测、睡眠等等)改变协 议。FIFO的控制(何时加载/卸载)和FIFO的状态(满、空、将满等等) 经由控制路径58、 52、 124、 126 (在图1中示出)传输给状态机14、 120/ 从状态机14、 120传输。例如，参考图1，如果总线A20试图向总线B152 写数据，则状态机可以进入等待来自总线A20的数据到达的状态。在该情 况下，如果有空间的话它将把数据加载入FIFO 56。如果FIF0 56没有空 间，则状态机14可以转换到另一状态，其在总线A上声称某个等待信号。 如图2所示，FIFO状态304是到TCAM300的输入的一个字段。FIFO控 制328是FSM输出的一个字段。对FIFO和控制信号的编码将取决于FIFO 接口，其不在此进行规定。参考图3A和3B ，示出了一个示例状态图400和相应的状态表600。 状态图400和表600反映一个示例TCAM中的可能的状态改变。当设计总 线序列FSM来处理不同协议时，需要状态机来跟踪协议的各个阶段。 TCAM使能了对状态机的一般化构建。通过使用状态机，TCAM可以被 编程以包含下一状态以及各种控制。应该理解，TCAM可以用于根据总线 上的特定协议构建任何数量的不同类型的状态机。特定的有限状态机转换由FSM输入的某种组合来触发。采取特定转 换路径的判决基于FSM输入(包括根本没有输入)的某个子集，在该情 况下剩余的输入被认为是无关的。通过TCAM构建的状态机可以使用 TCAM中的"掩码，，功能定义哪些输入是重要的而哪些输入是无关的。在 图3A中，例如，从状态C 450到D 550的转换将总是发生，而与输入的 状态(In=XXX)无关。因此，状态机表的行712设置了掩码的所有位， 其意味着在匹配表的该行时将不考虑任何输入位。在图3A中示出的状态图400中，描述了状态A402，其具有的值表示出当前状态"00" 404、总线输出状态"00" 408以及分支状态"00" 412。 在状态图600中，三行702、 704、 706示出当前状态为"00" 404，其对应 于状态402。状态图600中的下一状态列616是"01" 、 "10"或"00"， 其分别对应于4亍702、 704、 706。参考图3，如可以从状态图400中看出的那样，状态A 402的下一状 态可以是返回420到状态A 402中的状态"00"，其分别对应于行706、 列616、 620和624，并且特别地对应于状态A 420的总线输出"00" 408 和分支"00" 412。同样，A 402的下一状态可以是到状态C 450，其中当 前状态是"10" 452,其对应于行704、列616，其中下一状态是"10"。 C 450中的总线输出状态"11"和分支状态"00"分别对应于行704中的 列620、 624。针对行704的列608中示出的FIFO输入"X10"对应于状 态图中对状态C450的输入451。最后，A402的下一状态可以是在B500 中示出的当前状态"01" 504，其具有总线输出状态"01" 506和分支状态 "00" 508,其分别对应于表600中的行702、列616、 620和624。在针对 行702的列608中示出的FIFO输入"X01"对应于状态图中对状态B 500 的输入502。在图3B示出的状态图中，所呈现的状态C 450的当前状态是"10" 452，其对应于状态表600中的行712、列604。下一状态是D 550，其中 当前状态是"11",其对应于状态表中的行714和716、列616。状态表 600的行712、列608示出的FIFO输入在状态图中描述为进入状态550的 输入"XXX" 551。状态D550中示出的下一总线输出状态"10" 556和下 一分支状态"10" 568对应地在状态表600中的行712、列620和624中分 别示出，并且下一状态"11"在列616中示出。从状态B 500中，当前状态是"01"，其对应于状态表中的行708和 710。下一状态可以是"11"，其跟随输入"XOO"沿着路径510到状态D 550，并且在状态表600的行708、列616示出。行708中列620和624中 的下一总线和下一分支状态分别示出"10"和"10"，其对应于状态D550 中的总线输出和分支状态。当跟随返回线501回到B 500时，状态500的 下一状态输出也可以是"01"，并且如状态表中行710、列616所示那样，其中对应的总线输出状态"01" 506和分支状态"00" 508分别在列620 和列624中示出。从状态D550中，当前状态552是"11"，其对应于状态表中的行714。 在状态表600的行714、列616中，下一状态是"00"。如状态图中的线 560所示出的那样，状态D550的下一状态是返回具有当前状态"00" 404 的状态A402。同样，D550的下一状态输出可以是返回554到D,其对应 于状态表600中的行716、列616。根据本发明，TCAM可以被编程以实现任何有限状态机。用于对有限状态机的编程的限制包括TCAM的特性，例如输入数量、标签尺寸等。TCAM类似于标准随机存取存储器(RAM)，因为其在可寻址存储器单元阵列中存储信息。然而，在RAM中，地址用于访问该阵列，而且地址根据RAM的设计与存储阵列中的单元隐含地相关联。相反地，在TCAM中，存储器单元与地址或标签的这种关联必须是例如被明确编程到图2中示出的TCAM 300的标签部分336之中。TCAM查看所述输入，将输入与标签内容比较以确定要访问哪个存储单元内容。TCAM的标签部分必须 在读和写可以发生之前进行初始化。此外，对于构建通用有限状态机，TCAM是有利的，因为掩码位612 (图3)可以被认为是TCAM的标签部分的一部分，其允许忽略输入的位 字段。掩码表示出在试图将输入与标签匹配时输入中的哪些位是重要的。 另 一个特征是以特定的顺序搜索标签。有可能将标签编程使得多个标签可 以匹配给定的输入，因此TCAM将总是选择最高优先级的匹配。例如，在 图3中，在表的最后一行(716) , TCAM掩码被设置为全l,其意味着在 尝试将输入与标签匹配时将忽略所有输入。这具有的效果是任何输入都 将匹配该标签。然而，因为这是最低优先级输入，所以仅当没有任何高优 先级标签匹配时，该标签才匹配。尽管已经关于本发明的优选实施例具体地示出和描述了本发明，但是 本领域技术人员将理解，在不偏离本申请的精神和范围的情况下可以在形 式和细节上进行修改。因此，目的在于本发明不限于此处描述和说明的精 确形式和细节，而是落在所附权利要求的范围内。
权利要求
1.一种集成电路上的通用外围处理器体系结构，包括第一数据总线和第二数据总线，其中所述第一和第二数据总线耦合到三重内容可寻址存储器设备，其用于使能所述第一和第二数据总线之间的通信；用于管理所述集成电路上的控制功能的处理器，其耦合到所述三重内容可寻址存储器设备；数据路径，其使能所述第一和第二数据总线之间的数据传送，其中所述数据路径还与数据存储设备通信；以及数据控制路径，其使能所述数据存储设备、所述处理器和所述三重内容可寻址存储器设备之间的通信，并且耦合到所述数据存储设备、所述处理器和所述三重内容可寻址存储器设备。
2. 根据权利要求l所述的外围处理器，其中所迷数据存储设备包括先 入先出设备。
3. 根据权利要求l所述的外围处理器，进一步包括耦合到所述第一三 重内容可寻址存储器和所述第二三重内容可寻址存储器的第 一和第二处理 器；以及包括都和所述数据路径通信的第一和第二数据存储设备。
4. 一种集成电路上的通用外围处理器体系结构，包括 第一数据总线和第二数据总线，其中所述第一数据总线耦合到配置为状态机的第一三重内容可寻址存储器接口逻辑设备，并且所述第二数据总 线耦合到配置为状态机的第二三重内容可寻址存储器接口逻辑设备，其中 所述第一和第二三重内容可寻址存储器使能所述笫一和第二数据总线之间 的通信，包括使能多个信令协议的接口 ；用于管理所述集成电路上的控制功能的处理器，其通过数据路径耦合 到所述笫一三重内容可寻址存储器和所述第二三重内容可寻址存储器，其 中所述数据路径与耦合到第二数据存储设备的笫一数据存储设备通信；以及数据控制路径，其使能所述第一和第二数据存储设备、所述处理器和 所述第 一和第二三重内容可寻址存储器接口逻辑设备之间的通信，并且耦 合到所述第一和第二数据存储设备、所述处理器和所述第一和第二三重内 容可寻址存储器接口逻辑设备，并且所述第一和第二三重内容可寻址存储 器适用于处理器之间的使用预定义协议的接口 。
5. 根据权利要求4所述的外围处理器，进一步包括多个三重内容可寻 址存储器，这些三重内容可寻址存储器彼此通信且与多个处理器通信。
6. 根据权利要求4所述的外围处理器，包括多个先入先出设备，其与 所述第一和第二数据总线通信。
7. 根据权利要求4所述的外围处理器，进一步包括至少两个时钟域和 多个元稳定性设备，其与处理器通信以提供所述时钟域与所述处理器之间 的接口。
8. —种集成电路上的通用外围处理器体系结构，包括 第一数据总线和第二数据总线，其与笫一三重内容可寻址存储器和第二三重内容可寻址存储器通信，其中所述第一和第二接口逻辑设备使能所 述第 一和第二数据总线之间的通信，包括使能多个信令协议的接口 ；第一处理器和第二处理器，所述第一处理器用于管理所述集成电路上 的控制功能，并耦合到所述第一三重内容可寻址存储器，所述第二处理器 用于管理所述集成电路上的控制功能，并耦合到所述第二三重内容可寻址 存储器；第 一数据存储设备和第二数据存储设备，所述第 一数据存储设备与所 述第一处理器通信，所述第二数据存储设备与所述第二处理器通信，所述 第 一和第二数据存储设备都耦合到所述第 一数据总线和所述第二数据总线 并且彼此通信；数据控制路径，其使能所述第一和第二数据存储设备、所述第一和第 二处理器以及所述第一和第二三重内容可寻址存储器之间的通信，并且耦 合到所述第一和第二数据存储设备、所述第一和第二处理器以及所迷第一和第二三重内容可寻址存储器；所述第一三重内容可寻址存储器配置为状态机并且耦合到所述第一数 据存储设备，所述第一三重内容可寻址存储器适用于所述第一处理器和所 述第一数据总线之间的使用第一预定义协议的接口；以及所述第二三重内容可寻址存储器配置为状态机并且耦合到所述第二数 据存储设备，所述第二三重内容可寻址存储器适用于所述第二处理器和所 述第二数据总线之间的使用第二预定义协议的接口 。
9. 根据权利要求8所述的外围处理器，其中所述第一数据总线和所述 第一三重内容可寻址存储器在第一时钟域中，而所述第二数据总线和所述 第二三重内容可寻址存储器在第二时钟域中，并且至少一个元稳定性设备 与所述第一和第二数据总线及所述第一和第二处理器通信并且提供所述第 一和第二数据总线与所述第一和第二处理器之间的接口。
10. 根据权利要求8所述的外围处理器，其中所述第一和第二数据存 储设备分别包括第 一和第二先入先出设备。
11. 根据权利要求8所述的外围处理器，进一步包括笫一和第二变换 器，用于分别提供所述第一和第二数据总线之间的数据变换，其中所述第 一和第二变换器分别经由多个数据路径与所述第 一和第二数据存储设备通 信，并且分别经由多个控制路径与所述第一和第二处理器通信。
12. 根据权利要求8所述的外围处理器，其中所述第一和第二数据总 线彼此通信，并且经由多个数据路径与所述第一和第二存储设备通信。
13. —种使得集成电路上的外围处理器能够提供多个数据总线之间的 接口的方法，包括提供第一数据总线和第二数据总线，其中所述第一数据总线耦合到配 置为状态机的第一三重内容可寻址存储器接口逻辑设备，并且所述第二数 据总线耦合到配置为状态机的第二三重内容可寻址存储器接口逻辑设备， 以便使能所述第一和第二数据总线之间的通信；提供用于管理控制功能的处理器，所述处理器耦合到所述第一三重内 容可寻址存储器和所述第二三重内容可寻址存储器；提供数据路径，所述数据路径使能与耦合到第二数据存储设备的第一数据存储设备之间的数据传送；提供第一控制路径，其使能与所述第一数据存储设备之间的通信并且 耦合到所述第 一数据存储设备；提供第二控制路径，其使能与所述第二数据存储设备之间的通信并且 耦合到所述第二数据存储设备；接收从所述处理器到所述第 一或第二三重内容可寻址存储器中的至少 一个的数据，以提供所述处理器与所述第一和第二数据总线之间的使用预 定义协议的接口。
14.根据权利要求13所述的方法，进一步包括第一处理器和第二处理 器，其耦合到所述第一三重内容可寻址存储器和所述第二三重内容可寻址 存储器，并且所述第一三重内容可寻址存储器接收来自所述第一处理器的 数据而所述第二三重内容可寻址存储器接收来自所述第二处理器的数据。
全文摘要
一种辅助总线状态转变的处理器和方法。其中，一种集成电路(IC)上的通用外围处理器体系结构包括第一数据总线和第二数据总线，其与配置为状态机的第一和第二三重内容可寻址存储器(TCAM)设备通信。第一和第二处理器耦合到第一总线接口逻辑和第二总线接口逻辑。第一和第二数据存储设备与第一和第二处理器通信并且耦合到第一和第二数据总线并且彼此通信。TCAM设备被配置为状态机，并且耦合到处理器、数据存储设备和总线接口逻辑，并且适用于与处理器、数据存储设备和总线接口逻辑的使用预定义协议的接口。
文档编号G06F13/40GK101231627SQ20081000881
公开日2008年7月30日 申请日期2008年1月24日 优先权日2007年1月26日
发明者C·R·奥格尔维, C·S·伍德拉夫, G·J·曼恩, J·M·诺曼, K·J·古德诺, P·A·山顿, S·布埃蒂, T·E·伦纳德 申请人:国际商业机器公司