专利名称：一种基于dds的数字调制信号发生器的制作方法
技术领域：
本发明涉及一种信号发生器，具体来讲，涉及一种产生输出数字调制信号的信号
发生器。
背景技术：
在现代通信系统中，基带信号因为传输距离，传输效率等方面的原因，不能满足现 代通信的要求。为了信息有效可靠地传输，往往需要将低频信号的基带频谱搬移到适当的 或指定的频段，这就是调制。传统的模拟调制难以达到高精度，高速率的要求，随着现代通 信进入数字化时代，模拟调制越来越多地被先进的数字调制所取代。 直接数字频率合成(DDS)技术是一种基于波形存储的频率合成技术，它具有频率 转换时间短，分辨率高，输出相位连续及可编程，低成本等特点，因此近年来在信号发生器 领域得到了广泛地应用。 DDS信号发生器，如图1所示，包括，相位累加器101、相位加法器102、波形RAM 103、D/A转换器104以及低通滤波器105。相位累加器101在取样时钟clk控制下，与频率 控制字K所决定的相位增量相加；相位累加器101的高M位输出通过相位加法器102与相 位控制字Pw相加，相位加法器102的输出(M位)作为波形RAM 103的地址，实现波形相位 到幅值的转换；波形数据经D/A转换器104转换成模拟量，通过低通滤波器105输出相对平 滑的模拟波形。 现有技术的DDS信号发生器可以在波形RAM 103中存入任意波形的波形数据，然 后产生相应的信号。但是，它不能方便地产生数字调制信号。
发明内容
本发明的目的在于克服现有技术的不足，提供一种高精度、快切换速度、全数字化 的基于DDS的数字调制信号发生器。 为达到上述发明目的，本发明的基于DDS的数字调制信号发生器，其特征在于，包 括 —由高速相位累加器、高速波形RAM、D/A转换器以及低通滤波器组成的高速DDS， 高速波形RAM中存放相应的载波波形数据； —由低速相位累加器和低速波形RAM构成的低速DDS，低速波形RAM中存放相应的 调制波形数据，在低速取样时钟信号cl、的控制下，低速频率控制字&在低速相位累加器 进行累加，其高位输出到低速波形RAM中，作为低速波形RAM的数据地址；低速波形RAM 依据数据地址，在低速取样时钟信号cl、的控制下，产生内部数字调制波形数据；
—A/D转换器，用于将外部模拟信号的调制波形转换为外部数字调制波形数据；
—调制源选择开关和一个频率调制运算电路； 调制源选择开关选择内部数字调制波形数据或外部数字调制波形数据作为调制 波形数据，调制波形数据输出到频率调制运算电路中，与频率步进因子KstTO相乘，相乘的结果与起始频率控制字K^rt相加后作为调频波形的频率控制字Kfm，将调频波形的频率控制
字Kfm作为高速DDS的频率控制字KH，高速DDS在取样时钟clkH的控制下产生，频率控制字 KH在高速相位累加器进行累加，其高MH位输出到高速波形RAM中，作为高速波形RAM的数 据地址，高速波形RAM依据数据地址，在高速取样时钟信号clkH的控制下，输出调频波形数 据，经过D/A转换和低通滤波器以后输出相应调频波形的数字调制信号；
低速频率控制字I^，起始频率控制字K^rt，步进频率控制字K^D的计算方法如下
<formula>formula see original document page 5</formula> 其中，,~为高速DDS时钟频率，X,、:为低速DDS时钟频率，f。为载波频率，A f。ffsrt 为最大频偏，^为调制信号频率，NH为高速DDS累加器位数，&为低速DDS累加器的位数，
为低速波形RAM的地址线位数
本发明的目的是这样实现的 高速波形RAM中存放相应的载波波形数据，低速波形RAM中存放相应的调制波形 数据。在低速取样时钟信号cl、的控制下，低速频率控制字&在低速相位累加器进行累 加，其高MJ立输出到低速波形RAM中，作为低速波形RAM的地址，产生内部数字调制波形数 据。当调制波形为外部时，通过A/D转换器将外部模拟信号的调制波形转换为外部数字调 制波形数据。上述过程所产生的内部调制波形数据和外部调制波形数据将被送到调制源选 择开关，调制源选择开关选择内部数字调制波形数据或外部数字调制波形数据作为调制波 形数据输出到频率调制运算电路中与频率步进因子K^p相乘，相乘的结果与起始频率控制 字Kstep相加后作为调频波形的频率控制字Kfm，将调频波形的频率控制字Kfm作为高速DDS 的频率控制字KH，高速DDS在取样时钟clkH的控制下产生，频率控制字KH在高速相位累加 器进行累加，其高MH位输出到高速波形RAM中，作为高速波形RAM的地址，输出调频波形数 据，经过D/A转换和低通滤波器以后输出相应的调频波形。 只要改变低速频率控制字&就可以调节调制信号的频率，改变低速波形RAM的存 储波形的数据，就可以改变调制波形；调节起始频率控制字K^rt以及步进频率控制字Kstep 可以改变载波的频率和调制深度，由于这些控制字都是数字信号，因此，高精度、快切换速度。
图1是现有技术的DDS原理框图； 图2是本发明基于DDS的数字调制信号发生器一种具体实施方式
原理框图；
图3本发明基于DDS的数字调制信号发生器另一种具体实施方式
原理框图；
图4本发明基于DDS的数字调制信号发生器另一种具体实施方式
原理框图。
具体实施例方式
为更好地理解本发明，下面结合附图和具体实施方式
对本发明进行更为详细的描 述。在以下的描述中，当已有的现有技术的详细描述也许会淡化本发明的主题内容时，这些 描述在这儿将被忽略。
实施例1 1、调频信号、FSK调制信号及扫频信号 在本实施例中，如图2所示，基于DDS的数字调制信号发生器输出的数字调制信号 包括频率调制(FM)、扫频(SWEEP)、频移键控(FSK)、相移键控(PSK)以及幅度调制(AM)等 五种数字调制信号。 如图2所示，基于DDS的数字调制信号发生器，包括由高速相位累加器201、相位加 法器202、高速波形RAM 203、 D/A转换器204以及低通滤波器205组成的高速DDS 2，高速 波形RAM 203中存放相应的载波波形数据；由低速相位累加器301和低速波形RAM 302构 成的低速DDS 3，低速波形RAM 302中存放相应的调制波形数据，在低速取样时钟信号cl、 的控制下，低速频率控制字K^在低速相位累加器301进行累加，其高MJ立输出到低速波形 RAM 302中，作为低速波形RAM 302的数据地址；低速波形RAM 302依据数据地址，在低速 取样时钟信号cl、的控制下，产生内部数字调制波形数据；以及将外部模拟信号的调制波 形转换为外部数字调制波形数据的A/D转换器4、调制源选择开关5和频率调制运算电路 6。 如图2所示，调制源选择开关5在调制源选择控制信号MODU_SRC控制下，选择内 部数字调制波形数据或外部数字调制波形数据作为调制波形数据A，调制波形数据A输出 到频率调制运算电路6中，与频率步进因子Kstep相乘，相乘的结果与起始频率控制字Kstart 相加后作为调频波形的频率控制字Kfm。 在本实施例中，基于DDS的数字调制信号发生器还包括一 FSK频率选择开关7和 FSK/FM选择开关8中； 当需要输出FSK调制信号时，高速波形RAM 203中存放载波波形数据，FSK频率选 择开关7在频点控制信号FSK_SRC信号的控制下，按照一定的速率依次选择频率控制字&， K2……Kn中的一路作为FSK调制的频率控制字Kfsk，频点控制信号FSK_SRC可利用定时器产 生或由用户从外部输入，具体的参数计算如下 尺"-^117"~ (4)
fn是FSK调制中由用户设置的第n个点频。 调频波形的频率控制字Kfm与FSK调制的频率控制字Kfsk送入FSK/FM选择开关8 中。 如果，此时需要输出调频波形的数字调制信号，则FSK/FM选择开关8在FSK/FM选 择控制信号FSK/FM_SRC的控制下，选择将调频波形的频率控制字Kfm作为高速DDS 2的频 率控制字KH，在取样时钟clkH的控制下，频率控制字KH在高速相位累加器201中进行累加， 其高Mh位瑜出到高速波形RAM 203中，作为高速波形RAM 203的地址，输出调频波形数据， 经过D/A转换器204和低通滤波器205以后输出相应调频波形的数字调制信号。
如果，此时需要输出FSK波形的数字调制信号，则FSK/FM选择开关8在FSK/FM选择控制信号FSK/FM—SRC的控制下，选择以一定的速率进行快速切换的FSK调制的频率控制 字Kfsk作为高速DDS 2的频率控制字KH，高速DDS在取样时钟clkH的控制下产生，频率控制 字Kh在高速相位累加器201进行累加，其高mh位输出到高速波形RAM 203中，作为高速波 形RAM 203的地址，输出调频波形数据，经过D/A转换器204和低通滤波器205以后输出相 应FSK波形的数字调制信号。 扫频波形的数字调制信号是一种特殊的调频信号，当输出扫频波形时，高速波形 RAM 203中存放载波波形数据，低速波形RAM 302中根据设置的扫频方式以及起始频率
fstart和终止频率fmd存放相应的波形数据，如果fstart < f d，扫频方式为线性扫频，则低速 波形RAM 302中存放为正向锯齿波数据，扫频方式为对数扫频，则低速波形RAM 302中存放 为正向指数波；如果fstart > f^，扫频方式为线性扫频，则低速波形RAM 302中存放为反向 锯齿波数据，扫频方式为对数扫频，则低速波形RAM 302中存放为反向指数波。此时，需要 在调制源选择控制信号MODU—SRC控制下，选择内部数字调制波形数据作为调制波形数据 A，具体的参数计算如下
AT = lfaan_fend I x产 (5)
s啤d 《—min (/stan， /end) x 2、 (g)
/dkH
其中，fstart和fmd分别为扫频的起始频率和终止频率。
实施例2
2、相移键控调制信号
相移键控调制(PSK)是指载波的相位随着数字调制信号的变化而变化的一种调
制方式。 在本实施例中，如图3所示，在实施例1的基础上，本发明的基于DDS的数字调制 信号发生器还包括一 PSK相位选择开关9，高速DDS 2中还包括相位加法器202，相位加法 器202位于高速相位累加器201与高速波形RAM 203之间； 当输出波形为PSK调制信号时，根据选择的载波波形，将相应的载波波形数据存 放到高速波形RAM 203中；根据设置的载波频率，按照公式(4)计算频率控制字Kp通过控 制FSK频率选择开关和FSK/FM选择开关，使&作为频率控制字KH送给高速累加器；计算相 位控制字P「Pn，在相位选择控制信号PSK_SRC的控制下，PSK相位选择开关9按照一定速率 依次选择多路相位控制字PpP2……Pn中的一路作为相位控制字Pw输出到相位加法器202 中与高速相位累加器201的高mh位输出相加，相加的结果输出到高速波形RAM 203中，作 为高速波形RAM 203的地址，输出调相波形数据，经过D/A转换器204和低通滤波器205以 后输出相应调相波形的数字调制信号。 相位选择控制信号PSK_SRC可利用定时器产生或用户外部输入，相位控制字P^Pn 具体计算如下
/A v, (7) " 2;r (K是PSK调制中由用户设置的第n个相位。
实施例3
3、调幅信号 AM调制是指载波的幅度随着调制波形的幅度变化而变化的一种调制方式。
在本实施例中，如图4所示，在实施例2的基础上，本发明的基于DDS的数字调制 信号发生器还包括一幅度调制运算电路10以及AM/FM选择开关11， AM/FM选择开关11连 接在高速波形RAM 203与D/A转换器204之间，高速波形RAM 203输出的载波波形数据D 作为其一路输入，输出接D/A转换器204。 调制波形数据A在幅度调制运算电路10中与调制度控制因子A一th相乘后再与高 速DDS 2中高速波形RAM 203输出的载波波形数据D相乘，相乘结果与载波波形数据D再 相加后产生调幅波形数据DM送到AM/FM选择开关11，作为AM/FM选择开关11的另一路输 入，AM/FM选择开关11在AM/FM选择控制信号AM/FM_SRC的控制下，将调幅波形数据DAM作 为高速DDS 2中D/A转换器204的输入信号，在高速采样时钟clkH的控制下，产生调幅波 形，经过低通滤波器205以后输出相应调幅波形的数字调制信号。 当需要输出波形为AM调制信号时，根据用户要求设置调制波形和载波波形，内部 调制时，将内部调制波形数据和载波波形数据分别存入低速波形RAM302和高速波形RAM 203 ;当输出波形为外部调幅时，由A/D转换器4将所需的外部模拟调制信号转换为外部调 制波形数据数字信号。根据设置的载波频率，按照公式(4)计算载波频率控制字Kp通过控 制FSK频率选择开关7和FSK/FM选择开关8，使&作为频率控制字KH送给高速相位累加器 201 ;此时，设置相位控制字P工为O，通过相位选择控制信号PSK—SRC，选择P工作为高速DDS 的相位控制字Pw ;调制源选择开关5选择要求的调制波形数据输入到幅度调制运算电路10 中，得到已调制波形的调幅波形数据DAM， AM/FM选择开关11选择调幅波形数据DM送到D/A 转换器204、产生所要求的调幅波形，经过低通滤波器205以后输出相应调幅波形的数字调 制信号。 目前FPGA工作速度快，内部资源丰富，是高速相位累加设计的首选。在具体实施
过程中，高速相位累加器、低速相位累加器、相位加法器、低速RAM、频率调制运算电路和幅
度调制运算电路，调制源选择开关、AM/FM选择开关，FSK/FM选择开关，FSK频率控制模块和
PSK相位控制模块均可集成在一款高性能的可编程逻辑器件(FPGA)中实现。 为保证时钟信号的稳定性，在具体实施过程中，选择高稳定的具有温度补偿特性
的晶体振荡器作为时钟电路。 由于本发明需要的存储单元及控制信号较多，中央处理器的性能较为重要，因此， 具体实施过程中选用高速、高性能的嵌入式处理器。 A/D转换器的取样速率应高于低速采样时钟频率，且位数应与低速波形RAM的输 出数据位数一致。 尽管上面对本发明说明性的具体实施方式
进行了描述，但应当清楚，本发明不限 于具体实施方式
的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利 要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思 的发明创造均在保护之列。
权利要求
一种基于DDS的数字调制信号发生器，其特征在于，包括一由高速相位累加器、高速波形RAM、D/A转换器以及低通滤波器组成的高速DDS，高速波形RAM中存放相应的载波波形数据；一由低速相位累加器和低速波形RAM构成的低速DDS，低速波形RAM中存放相应的调制波形数据；在低速取样时钟信号clkL的控制下，低速频率控制字KL在低速相位累加器进行累加，其高ML位输出到低速波形RAM中，作为低速波形RAM的数据地址；低速波形RAM依据数据地址，在低速取样时钟信号clkL的控制下，产生内部数字调制波形数据；一A/D转换器，用于将外部模拟信号的调制波形转换为外部数字调制波形数据；一调制源选择开关和一个频率调制运算电路；调制源选择开关选择内部数字调制波形数据或外部数字调制波形数据作为调制波形数据，调制波形数据输出到频率调制运算电路中，与频率步进因子Kstep相乘，相乘的结果与起始频率控制字Kstart相加后作为调频波形的频率控制字Kfm，将调频波形的频率控制字Kfm作为高速DDS的频率控制字KH，在取样时钟clkH的控制下，频率控制字KH在高速相位累加器中进行累加，其高MH位输出到高速波形RAM中，作为高速波形RAM的数据地址，高速波形RAM依据数据地址，在高速取样时钟信号clkH的控制下，输出调频波形数据，经过D/A转换器和低通滤波器以后输出相应调频波形的数字调制信号；低速频率控制字KL，起始频率控制字Kstart，步进频率控制字Kstep的计算方法如下 <mrow><msub> <mi>K</mi> <mi>L</mi></msub><mo>=</mo><mfrac> <mrow><msub> <mi>f</mi> <mi>L</mi></msub><mo>×</mo><msup> <mn>2</mn> <msub><mi>N</mi><mi>L</mi> </msub></msup> </mrow> <msub><mi>f</mi><msub> <mi>clk</mi> <mi>L</mi></msub> </msub></mfrac><mo>-</mo><mo>-</mo><mo>-</mo><mrow> <mo>(</mo> <mn>1</mn> <mo>)</mo></mrow> </mrow> <mrow><msub> <mi>K</mi> <mi>start</mi></msub><mo>=</mo><mfrac> <mrow><msub> <mi>f</mi> <mi>o</mi></msub><mo>-</mo><mi>Δ</mi><msub> <mi>f</mi> <mi>offset</mi></msub> </mrow> <msub><mi>f</mi><msub> <mi>clk</mi> <mi>H</mi></msub> </msub></mfrac><mo>×</mo><msup> <mn>2</mn> <msub><mi>N</mi><mi>H</mi> </msub></msup><mo>-</mo><mo>-</mo><mo>-</mo><mrow> <mo>(</mo> <mn>2</mn> <mo>)</mo></mrow> </mrow> <mrow><msub> <mi>K</mi> <mi>step</mi></msub><mo>=</mo><mfrac> <mrow><mn>2</mn><mo>×</mo><mi>Δ</mi><msub> <mi>f</mi> <mi>offset</mi></msub><mo>×</mo><msup> <mn>2</mn> <msub><mi>N</mi><mi>L</mi> </msub></msup> </mrow> <mrow><msub> <mi>f</mi> <msub><mi>clk</mi><mi>H</mi> </msub></msub><mo>×</mo><mrow> <mo>(</mo> <msup><mn>2</mn><msub> <mi>M</mi> <mi>L</mi></msub> </msup> <mo>-</mo> <mn>1</mn> <mo>)</mo></mrow> </mrow></mfrac><mo>-</mo><mo>-</mo><mo>-</mo><mrow> <mo>(</mo> <mn>3</mn> <mo>)</mo></mrow> </mrow>其中，为高速DDS时钟频率，为低速DDS时钟频率，fo为载波频率，Δfoffset为最大频偏，fL为调制信号频率，NH为高速DDS累加器位数，NL为低速DDS累加器的位数，ML为低速波形RAM的地址线位数。F2009102650304C00014.tif,F2009102650304C00015.tif
2. 根据权利要求1所述的基于DDS的数字调制信号发生器，其特征在于，还包括一FSK 频率选择开关和一 FSK/FM选择开关；当需要输出FSK调制信号时，高速波形RAM中存放载波波形数据，FSK频率选择开关7 在频点控制信号FSK_SRC信号的控制下，按照一定的速率依次选择频率控制字&，&……Kn 中的一路作为FSK调制的频率控制字Kfsk，频点控制信号FSK SRC可利用定时器产生或由用 户从外部输入，具体的参数计算如下<formula>formula see original document page 2</formula>(4)fn是FSK调制中由用户设置的第n个点频；调频波形的频率控制字Kfm与FSK调制的频率控制字Kfsk送入FSK/FM选择开关； 如果，此时需要输出调频波形的数字调制信号，则FSK/FM选择开关在FSK/FM选择控制 信号的控制下，选择将调频波形的频率控制字Kfm作为高速DDS的频率控制字KH，高速DDS输出相应调频波形的数字调制信号；如果，此时需要输出FSK波形的数字调制信号，则FSK/FM选择开关在FSK/FM选择控制 信号的控制下，选择将一定的速率进行快速切换的FSK调制的频率控制字Kfsk作为高速DDS 的频率控制字KH，高速DDS输出相应FSK波形的数字调制信号。
3. 根据权利要求2所述的基于DDS的数字调制信号发生器，其特征在于，还包括一PSK 相位选择开关，高速DDS中还包括相位加法器，相位加法器位于高速相位累加器与高速波 形RAM之间；当输出波形为PSK调制信号时，根据选择的载波波形，将相应的载波波形数据存放到 高速波形RAM中；根据设置的载波频率，按照公式(4)计算频率控制字K"通过控制FSK频 率选择开关和FSK/FM选择开关，使&作为频率控制字K送给高速累加器；计算相位控制字 P「Pn，在相位选择控制信号的控制下，PSK相位选择开关按照一定速率依次选择多路相位控 制字PiA……Pn中的一路作为的相位控制字Pw输出到相位加法器中与高速相位累加器的 高MH位输出相加，相加的结果输出到高速波形RAM中，作为高速波形RAM的地址，输出调相 波形数据，经过D/A转换和低通滤波器以后输出相应调相波形的数字调制信号。相位选择控制信号可利用定时器产生或用户外部输入，相位控制字h-Pn具体计算如下<formula>formula see original document page 3</formula>小n是PSK调制中由用户设置的第n个相位。
4. 根据权利要求2所述的基于DDS的数字调制信号发生器，其特征在于，基于DDS的数 字调制信号发生器还包括一幅度调制运算电路10以及AM/FM选择开关，AM/FM选择开关连 接在高速波形RAM与D/A转换器之间，高速波形RAM输出的载波波形数据作为其一路输入， 输出接D/A转换器；调制波形数据在幅度调制运算电路中与调制度控制因子A一th相乘后再与高速DDS中 高速波形RAM输出的载波波形数据相乘，相乘结果与载波波形数据再相加后产生调幅波形 数据送到AM/FM选择开关，作为AM/FM选择开关的另一路输入，AM/FM选择开关在AM/FM选 择控制信号的控制下，将调幅波形数据作为高速DDS中D/A转换器的输入信号，在高速采样 时钟clkH的控制下，产生调幅波形，经过低通滤波器以后输出相应调幅波形的数字调制信 号；根据设置的载波频率，按照公式(4)计算载波频率控制字Kp通过控制FSK频率选择开 关和FSK/FM选择开关，使&作为频率控制字K送给高速相位累加器。
全文摘要
本发明公开了一种基于DDS的数字调制信号发生器，调制源选择开关选择调制波形数据输出到频率调制运算电路中，与频率步进因子Kstep相乘，然后与起始频率控制字Kstart相加后作为高速DDS的频率控制字KH；高速DDS在取样时钟clkH的控制下产生，频率控制字KH在高速相位累加器进行累加，其高MH位输出到高速波形RAM中，作为高速波形RAM的数据地址，输出调频波形数据，经过D/A转换和低通滤波器以后输出相应调频波形的数字调制信号。只要改变低速频率控制字KL就可以调节调制信号的频率，改变低速波形RAM的存储波形的数据，就可以改变调制波形；调节起始频率控制字Kstart以及步进频率控制字Kstep可以改变载波的频率和调制深度，由于这些控制字都是数字信号，因此，高精度、快切换速度。
文档编号G06F1/03GK101776935SQ200910265030
公开日2010年7月14日 申请日期2009年12月30日 优先权日2009年12月30日
发明者刘科, 王厚军, 田书林, 肖寅东, 黄建国 申请人:电子科技大学