专利名称：存储器系统的制作方法
技术领域：
本发明涉及使用闪速EEPROM非易失性存储器的存储器系统，具体 而言，本发明涉及这样的存储器系统其使用具有升序编程限制的NAND 闪存，并代替例如硬盘装置使用。
背景技术：
目前，半导体存储器用在多种装置之中，包括大型计算机、个人计算 机、家用电器、移动电话等的主要存储器装置。现在占优势地在市场中使 用的存储器为闪速EEPROM非易失性存储器，称为NAND-闪存。由于闪 速EEPROM非易失性存储器被配置为即使在电源关闭的情况下保持数据 并具有适合以高密度集成的结构，它们现在用在多种信息装置中，例如移 动电话和数字相机。也就是说，闪速EEPROM非易失性存储器广泛用作 用于数字相机、数字视频装置、便携式个人计算机、MP3音乐装置的存储 介质、用于在数字电视接收器中存储图像、电影、声音、游戏等信息项的 存储介质或多种存储卡(SD卡、MMC卡、MS卡、CF卡等等)。另夕卜， 它们还广泛用作这样的存储器(USB存储器)其与USB兼容，作为个 人计算机的存储介质以及移动电话的存储器。
闪速EEPROM非易失性存储器主要分为NOR存储器(NOR闪存) 和NAND存储器(NAND闪存)。NOR闪存具有这样的特性读取/读取 操作的数量近似为1013使得其适合用作移动装置中的指令代码的存储介 质。然而，由于写入的有效带宽小，其不适合用于文件记录。
另一方面，NAND闪存具有这样的读取特性访问时间近似为25/is, 其较长，但其与NOR闪存相比可以以较高的密度集成。另夕卜，突发(burst) 读取可被执行，且有效带宽大。在写入特性中，编程时间为200ps，擦除时间为lms，这些时间较长。然而，由于可同时编程或擦除的位数大，写 入数据可通过突发操作进行，且大量的位可以以页(page)为单位同时编 程，有效带宽变大。
由于NAND闪存可以以高密度集成以便获得大的存储容量，最近已经 考虑其代替硬盘的用途。然而，在使用上存在某些限制。首先，因为数据 劣化由于写入/擦除(编程/擦除)而发生，在可写入/可擦除操作的次数上 存在限制。也就是说，在NAND闪存的编程操作中，通过相对于衬底将高 电压时加到存储器基元晶体管的栅极，电子被注入浮栅极。如果重复地进 行上述操作，存储器基元晶体管的浮栅极周围的氧化物膜劣化，数据被毁 坏。在现在使用的NAND闪存中，可写/v/可擦除操作的数量大约为10s, 与其他类型的非易失性存储器的相比非常小。另外，预测到，可写入/可擦 除操作的数量将随着未来工艺的小型化以瓦基元的多值编码进一步减小。 如果NAND闪存被用作存储器卡或USB存储器，采用相对较长的时间来 进行大约1()5次访问，因此，NAND闪存可在实际中使用。然而，如果NAND 闪存被安装在系统中并代替硬盘使用，大约105次的访问将在相对较短的 时间段中发生。
另外，重写禁止的限制被施加在NAND闪存上。也就是说，NAND闪 存的编程仅仅能以电子被注入浮栅极的方向(数据"1"—数据"0"的方 向"0"写入)受到控制，擦除必须在电子被吸取时执行(数据"0" —数据"1"的方向"1"写入)。此时， 一般地，编程以页单位执行， 但擦除仅仅能以包含几个页的块单位进行。因此，当被编程页的数据改变 时，有必要临时将包含将被改变的数据的页的块中整个量的数据保存到另 一区域，擦除数据并接着重新执行编程操作。实际上，由于可重写/可擦 除操作的数量有限，通过把将被重写的页写入另 一被擦除区域并通过使用 逻辑物理转换表来对之进行管理来防止编程/擦除操作过度执行。
作为NAND闪存的另一限制条件，在NAND闪存中禁止页逆序编程。 例如，存在这样的限制当编程在块中执行时，编程必须从页地址"0"以 升序进行。当使用上述NAND闪存的存储器系统被配置时，特别是当代替硬盘使 用的存储器系统被配置时，目前，存储器系统常常通过用于数据緩存和管 理信息存储的易失性RAM以及用于非易失性主存储的NAND闪存配置而 成。采用上面的配置，由于用于将易失性存储器区域的数据保存到非易失 性存储器区域的命令(闪存緩存(flash cache)命令)频繁地由主机侧作 为针对存储器系统的瞬时关闭的对^JC出，结果，有必要将管理信息的更 新部分(下面称为管理日志)添加到NAND闪存之中。
在上面的存储器系统中，有必M当电源被开启时从写入NAND闪存 的管理日志中提取最新的信息，并重新构建管理信息。此时，有必要掌握 存储器区域中管理日志的存储区域的边界，其表示管理日志存储区域在存 储器区域中延伸的存储器区域部分，也就是说，有效信息存储区域的范围。
另外，近来，提出了这样的配置用于数据緩存和管理信息存储的非 易失性RAM(例如，FeRAM， MRAM等)以及NAND闪存基于非易失 性RAM的大容量以及NAND闪存的多种限制^Ht进行合并。采用这种配 置，通过布置频繁在非易失性RAM中重写的管理信息，上面介绍的与管 理日志有关的问题可以避免。然而，当存储器系统在数据被写入NAND闪 存的同时被瞬时关闭时，有必要掌握已经被写入的数据，也就是说，在块 中已经,皮编程的一个页。
在日本特开No. 2004-310268 "Semiconductor Device Containing Flashing Memory, Control Method of Flash Memory and Programming thereof中公开了，具有给定数据长度的最新数据的存储在闪存擦除单位 的块中附加地提供。作为实例，当数据重写以每个擦除块单位执行时，在
果所搜索到的数据项均设置在逻辑等级"1"，其表示擦除状态，最新数据 项相继从开始地址被写入。另一方面，当搜索到的数据被设置在非擦除状 态时，如果通过将预设数值加到地址值所得到的地址值小于末尾地址值， 最新数据从该地址值写入。另一方面，如果加法所得到的地址值大于末尾 地址值，块的数据被擦除，最新数据从开始地址写入。另夕卜，在特开No. 2005-353171 "Semiconductor Memory Device and Blank Page Searching Method thereof，中，公开了在不以字节为单位读取 页中的数据的情况下高速检测这样的空白页的方法其中，整个页被设置 在数据初始状态(擦除状态)。作为实例，位线的电位在从存储器基元读 取数据时被检测，所选择的存储器基元的数据被确定，且所确定的数据被 保持在数据緩冲器中。于是，检测是否所有数据緩冲器保持"0"数据以及 是否所有数据緩冲器保持"1"数据。
日本特开No.2004-310268和No.2005-353171提出了一种通过在 NAND闪存中执行处理来解决问题的方法。
发明内容
已经使得本发明解决上面所述的现有技术的问题，本发明的目的在于 提供一种存储器系统，其能够通过在数据被存储在闪速EEPROM非易失 性存储器中时检测被擦除页来检测数据存储区域(写入数据的有效区域) 与数据非存储区域(写入数据的无效区域)之间的边界。
根据本发明一实施例形态，提供了一种存储器系统，其包含具有多 个存储器基元的闪速EEPROM非易失性存储器，所述基元具有浮栅极， 且数据项可在其中电擦除以及写入；緩沖存储器(cache memory),其临 时存储闪速EEPROM非易失性存储器的数据；控制电路，其控制闪速 EEPROM非易失性存储器和緩沖存储器；接口电路，其与主机通信，其 中，
控制电路用于从闪速EEPROM非易失性存储器的将被确定的希望目 标区域读取数据，并且，通过将所读取lt据的数据"0"的计数值是否达到 预设条件计数值用作确定IHt来检测被擦除区域，从而确定写入区J^/未写 入区域。
图l为根据本发明第一实施例的存储器系统的框图；图2示出了图1的存储器系统中的处理步骤的流程图的一个实例；图3示出了图1的存储器系统的构造的一部分以及数据处理操作的一个实例；
图4示出了本发明第二实施例的存储器系统中的处理步骤的流程图的一个实例；
图5示出了本发明第三实施例的存储器系统中的处理步骤的流程图的一个实例；
图6示出了第三实施例的存储器系统的构造的一部分以及数据处理操作的一个实例；
图7示出了本发明第四实施例的存储器系统中的处理步骤的流程图的一个实例；
图8示出了第四实施例的存储器系统的构造的一部分以及数据处理操作的一个实例；
图9示出了本发明第五实施例的存储器系统中的处理步骤的流程图；图10示出了第五实施例的存储器系统的构造的一部分以及数据处理操作的一个实例；
图11示出了存储器系统的闪速EEPROM非易失性存储器的实例。
具体实施例方式
现在将参照附图介绍本发明的实施例。在说明书中，贯穿全文，共同的参考标号用于共同的部分。<第一实施例>
图1为一框图，其示出了根据本发明第一实施例的存储器系统。图2示出了图1的存储器系统中的处理步骤的流程图的一个实例。图3示出了图1的存储器系统的构造的一部分以及数据处理操作的一个实例。
如图1所示，存储器系统10包含具有多个存储器基元的闪速EEPROM (电可擦除可编程只读存储器)非易失性存储器(在此实例中为NAND闪存)ll，各个存储器基元具有浮栅极，且数据可在其中被电擦除以及写入；緩沖存储器(在此实例中为DRAM (动态随机访问存储器))13，其临时存储NAND闪存11的数据；控制电路17 (NAND存储器控制器12, DRAM控制器14),其控制上述两种类型的存储器；MPU (微处理器单元)15;接口电路IF 16，其与主计算机通信。NAND闪存以高密度集成，并具有大容量，DRAM具有与闪存相比较高的读取/写入速度，并具有中等容量。
MPU 15具有向NAND存储器控制器12设置被擦除页将被检测的NAND闪存11的目标区域的信息(开始地址，传送页的号码(the numberof transfer pages))以及被擦除页检测模式的功能。
如图3所示，NAND存储器控制器12包含控制寄存器31、 NAND-IF控制模块32以及直接存储器访问控制器(DMAC) 33。 NAND-IF控制模块32包含"0"数据计数模块("0"数据计数器)34以及控制处理操作的过程的序列控制电路(序列发生器)35等等。
NAND存储器控制器12具有通过确定NAND闪存11的擦除区域来确定NAND闪存ll的写入/未写入区域的功能。在此实例中，NAND存储器控制器12具有这样的功能在从NAND闪存11的目标区域的开始地址向DRAM 13循序读取数据项的同时，对于NAND存储器控制器12中的每个页对数据项"0"的数量进行计数。
易失性存储器(例如DRAM或SRAM)或非易失性存储器(例如FeRAM， MRAM， PRAM或RRAM)可被用作緩冲存储器13。
在图1的存储器系统的操作中，首先，MPU 15向NAND存储器控制器12设置NAND闪存11的目标区域一一其中，被擦除页将被检测一一的信息(开始地址，传送页的数量)以及被擦除页检测模式(擦除检测模式)。因此，NAND存储器控制器12从目标区域的开始位置开始从NAND闪存11循序读取数据项(从页地址"0"按照升序)并开始页传送。由于在NAM)闪存ll中设置了页逆序编程禁止限制，NAND存储器控制器12在同一块中以升序读取^页地址"0"开始的数据项，也就是说，以这样的地址顺序从相应的地址循序读取数据项数据首先从页地址"0"被读取，于是，数据从页地址"1"被读取，数据从页地址"2"被读取，等等。在此实例中，
NAND存储器控制器12进行控制，使得数据从NAND闪存11被传送到
DRAM 13，并且，对于各个页，数据项"0"的数量在NAND存储器控制
器12中被计数。此时，如果目标区域为被写入页，"0"数据一般与从该
页读取的数据自身混合。因此，当从NAND闪存11所读取数据的页传送
时的数据项"0"的数量为0时，认为检测到被擦除页且其地址被存储在
NAND存储器控制器12的控制寄存器31中。在这种情况下，如果检测到
某个地址的页为被擦除页，可以基于页逆序编程禁止限制确定在上述地址
后面的地址的页为被擦除页。也就是说，可以确定写入数据的有效性和无
效性之间的边界。换句话说，由于存储在被擦除状态下的各个页中的数据
项均为"1"数据项，数据从数据的有效性/无效性将被NAND存储器控制
器12确定的区域中被读取，在NAND存储器控制器12中对于每个单位区
域(一个页)对数据"0"进行计数，如果计数值为0，确定为该单位区域
为被擦除页。此时，由于在NAND闪存ll中设置了页逆序编程禁止限制，
保持被擦除页被首次检测到的地址，即使在后面的数据传送中检测到新的
被擦除页，防止新的被擦除页被检测到的页地址^^盖写到被擦除页被首
先检测到的页地址。继续执行上面的检测操作，直到最后一页。于是，通
过中断等等向MPU 15通知被擦除页检测结果。结果，MPU15从控制寄
存器31获得被擦除页检测的页地址，掌握有效数据的边界并配置管理信白 在此实施例中，当在被擦除页检测模式中时，假^L从NAND闪存11读取的数据^皮传送到DRAM 13。然而，由于存在希望仅仅检测被擦除页地址而不要求数据传送的某些情况，人们希望作为附加地提供指示读取数据是否被传送到DRAM 13的模式选择。
上面的过程也可由连接到NAND闪存11的MPU 15执行。然而，在这种情况下，由于数据项比较所需要的时间变长且对于其他处理变为额外花费(overhead )，该过程的功能在此实施例中在NAND存储器控制器12上提供。<第二实施例>
图4示出了本发明第二实施例的存储器系统中的处理步骤的流程图的一个实例。与上面介绍的第一实施例的存储器系统相比，该存储器系统向
序列发生器35(图3 )加入了这样的功能当数据项"0"的数量在向DRAM13传送将检测被擦除页的目标区域的数据的同时被计数时，在被擦除页在同一块中被检测到的情况下，立即中断向DRAM 13的被擦除页检测的传送以及从NAND闪存11的读取。
写入数据的有效性/无效性的确定可在被擦除页被检测到时做出，由于检测到被擦除页后的数据为无效数据(被擦除数据)，没有必要将数据传送到DRAM 13。采用这种功能，额外的数据传送时间可被省略，系统中需要的处理时间可得到缩短。
<笫三实施例>
图5示出了本发明第三实施例的存储器系统中的处理步骤的流程图的一个实例。图6示出了第三实施例的存储器系统的构造的一部分以及数据处理操作的一个实例。
在第一或第二实施例的存储器系统中，当数据"0"的数量在向DRAM13传送将检测被擦除页的区域中的数据的同时被计数时，作为确定条件，数据"0"的计数值被设置为不小于一的值。在NAND闪存中，通常使用错误校正(ECC: 4f^检查和校正)电路，以便采取针对与操作过程中写入数量的增大相伴的数据老化劣化以及基元劣化的对策。在这种情况下，即使被擦除处理被执行，各个被擦除页的一部分的数据可能被设置为"0"数据。
因此，在第三实施例的存储器系统中，提供了使得数据"0"的计数值的确定阈值可变化的功能。作为用于实现上述功能的装置的一个实例，如图6所示，在NAND存储器控制器12的控制寄存器61中提供^L置数据"0"的计数值的设置寄存器62，并且，确定通过将设置寄存器62的设置值与对数据"0"进行计数的"0"数据计数模块34的计数值进行比较来做出。
因此，如果缺陷位的数量事先已知，通过由MPU15对设置寄存器62
ii缺陷位的存储器检测被擦除页。<第四实施例>
图7示出了本发明第四实施例的存储器系统中的处理步骤的流程图的一个实例。图8示出了第四实施例的存储器系统的构造的一部分以及数据处理操作的一个实例。
在第一到第三实施例的存储器系统中，仅仅数据"0"的计数值被用作被擦除页检测条件.另一方面，近来，绝对需要在使用NAND闪存时将ECC码添加到数据。另外，在NAND闪存中，用于存储ECC码的冗余区域在一页中提供。由于ECC码被添加到写入NAND闪存的数据，且ECC码没有被添加到被擦除页，ECC错误自然发生。
因此，如图8所示，在第四实施例的存储器系统中，ECC模块81在NAND存储器控制器12中被提供。于是，在序列发生器35中提供这样的功能即使写在NAND存储器控制器12中的数据项为全'T，数据，将包含数据"0"的建立多项式(creation polynomial)选择为将被添加到数据的ECC码，并且，通过除数据"0"的计数值以外将ECC校正结果用作被擦除页检测条件(确定条件)，确定被擦除页。
于是，甚至在ECC码鉴于NAND闪存的使用而净皮添加到数据的结构中，在向DRAM 13传送从将检测被擦除页的NAND闪存11的目标区域读取的数据的同时，通过在两个确定阶段中基于使用"0"数据计数模块34对数据"0"的数量进行计数所获得的计数值以及对存在ECC错误与否的判断来执行被擦除页检测过程，可精确地检测被擦除页。
<笫五实施例>
图9示出了本发明第五实施例的存储器系统的处理步骤的流程图的一个实例，图IO示出了笫五实施例的存储器系统的构造的一部分以及数据处理操作的一个实例。
与第四实施例的存储器系统相比，在第五实施例的存储器系统中，提供了将识别号码添加到写入数据自身的功能。作为用于实现此功能的装置的一个实例，如图IO所示，在NAND存储器控制器12中提供检查识别号码的模块(识别号码检查模块)101,且当数据被写入NAND闪存ll时， 提供了包含多个数据项"0"的识别号码。由于管理信息的曰志的数据量不 受限制，添加识别号码是容易的。另一方面，如果来自主机侧的数据的数 据量是确定的(例如，作为HDDIF的ATA的最小单位是512B),其在 先前确定，以便在NAND闪存11的冗余区域中写入识别号码。
因此，被擦除页可通过向上面介绍的第四实施例的检测条件增加这样 的处理而更为精确地检测在读取操作对于擦除检测被执行时，检查写入 时被添加到数据的识别号码以及读取时被添加到数据的识别号码，在一致 时将数据确定为有效(写入)数据，在不一致时确定为无效(被擦除页) 数据。
如上所述在写入数据自身中写入识别号码的方法可不仅应用到第四实 施例，也可应用到第一至第三实施例。 <第六实施例>
由于在NAND闪存中设置了页逆序编程禁止限制，认为同一块中在被 检测为被擦除页的页后面的页为被擦除页。在上面介绍的实施例各自的存 储器系统中，页是否为被擦除页以页为单位独立判断，但在第六实施例中， 在序列发生器35中提供了基于多个页之间的关系确定被擦除页的功能。
例如，在被擦除页在笫一到第五实施例的检测条件下被检测到之后， 如果接下来的两个页连续被检测为被擦除页(也就是说，三个连续页为被 擦除页)，确定为被检测页为被擦除页。在这种情况下做出设计，通过使 用控制器来设置被用作检测基准的连续页的数量(在上面的实例中为"3")。 然而，即使是在连续页被设置为多个页时，如果被擦除页在块中的剩余一 页中被检测到，执行忽略作为检测条件的连续页数量的处理。
图11示出了各个实施例介绍的存储器系统的闪速EEPROM非易失性 存储器11的实例，其由NAND闪存构成。闪速EEPROM非易失性存储 器11包含布置在矩阵中的多个NAND基元单元(cell unit )NU。各个NAND 基元单元包含多个串联连接的存储器基元晶体管MC (在此实例中，MC0 到MC31)。以行的方向布置的NAND基元单元构成作为数据擦除的最小单位的存储器块BLK，在此实例中，存储器块BLK0到BLKn以行的方 向布置。各个存储器基元晶体管MC具有经由隧道绝缘膜(tunnel insulating film)在半导体衬底上形成的浮栅电极，以及经由栅极间绝缘膜 层压在浮栅电极上的控制栅电极。
各个NAND基元单元NU的一端经由选择栅极晶体管ST1连接到对应 的位线BL，其另一端经由选择栅极晶体管ST2连接到共用电源线 CELSRC。同一行的存储器基元晶体管MC的控制栅电极在存储器基元行 方向上延伸，并共同连接以构成字线WL (在此实例中，WLO到WL31 )。 同 一块BLK中的NAND基元单元NU的选择栅极晶体管ST1的控制栅电 极在存储器基元行方向延伸，并共同连接以构成选择栅极线SGD。类似地， 同一块BLK中的NAND基元单元NU的选择栅极晶体管ST2的控制栅电 极在存储器基元行方向延伸，并共同连接以形成选择栅极线SGS。字线 WL、选择栅极线SGD和选择栅极线SGS根据从NAND存储器控制器12 供给的地址输入受到驱动。
工业应用性
将所公开的存储器系统应用到受到多种限制条件限制的NAND闪存 是有效的，因为在数据被存储在可以以大的容量形成的闪速EEPROM非 易失性存储器中时可以通过检测被擦除页来检测数据存储区域与数据非存 储区域之间的边界(写入数据的有效区域与无效区域之间的边界)。
权利要求
1.一种存储器系统，其包含具有多个存储器基元的闪速EEPROM非易失性存储器，所述存储器基元具有浮栅极且数据项可在其中电擦除以及写入；缓冲存储器，其临时存储闪速EERPOM非易失性存储器的数据；控制电路，其控制闪速EEPROM非易失性存储器和缓冲存储器；接口电路，其与主机通信，其中，控制电路用于从闪速EEPROM非易失性存储器的将被确定的希望目标区域读取数据，并通过将读取数据的数据“0”的计数是否达到预设条件计数用作确定条件来检测被擦除区域，从而确定写入区域/未写入区域。
2. 根据权利要求1的存储器系统，其中，控制电路还具有这样的功能 把将被添加到将被写入闪速EEPROM存储器的数据的识别号码用作确定 糾。
3. 根据权利要求l的存储器系统，其中，控制电路具有这样的功能 将来自目标区域的读取数据传送到緩沖存储器。
4. 根据权利要求l的存储器系统，其中，控制电路具有这样的功能 可变地改变数据"0"的预设条件计数值。
5. 根据权利要求4的存储器系统，其中，控制电路还具有这样的功能 把将添加到将被写入闪速EEPROM存储器的数据的识别号码用作确定条 件。
6. 根据权利要求4的存储器系统，其中，控制电路包含设置寄存器， 其作为用于可变地改变数据"0"的条件计数值的装置；"0"数据计数模 块，其对所读取数据的数据"0"的计数值进行计数，并用于将由设置寄存 器所设置的条件计数值与由"0"数据计数模块计数的数据"0"的计数值 进行比较，从而检测被擦除区域并判断写入区i^/未写入区域。
7. 根据权利要求1的存储器系统，其中，目标区域为闪速EERPOM 非易失性存储器的独立的存储器块，且控制电路对于作为目标区域的存储 器块的各个单位区域读取数据，根据确定条件来确定由之读取数据的单位区域是否为被擦除区域，从而确定写入区域/未写入区域。
8. 根据权利要求7的存储器系统，其中，存储器块的一个单位为页单 位，数据以页地址的升序由一个存储器块的单独的页被读取。
9. 根据权利要求8的存储器系统，其中，在向緩冲存储器传i!U^单独 的页读取的数据时，控制电糾艮据确定条件来确定从之读取数据的页面是 否为^皮擦除页，从而确定写入区域/非写入区域。
10. 根据权利要求9的存储器系统，其中，当确定为所读取数据的页 为被擦除区域时，控制电路中断所读取数据向緩冲存储器的传送以及数据 从闪速EEPROM非易失性存储器的读取。
11. 根据权利要求10的存储器系统，其中，控制电路还具有将连续数 量的被擦除页用作确定条件的功能。
12. 根据权利要求10的存储器系统，其中，控制电路还具有这样的功 能把净皮添加到将4皮写入闪速EEPROM存储器的数据的识别号码用作确 定条件。
13. 根据权利要求1的存储器系统，其中，控制电路还具有这样的功 能将关于闪速EEPRM非易失性存储器的写入数据基于ECC系统的错 误校正结果用作确定条件。
14. 根据权利要求13的存储器系统，其中，控制电路还具有这样的功 能把被添加到将被写入闪速EEPROM存储器的数据的识别号码用作确 定糾。
全文摘要
公开了一种存储器系统(10)，其包含具有多个存储器基元的闪速EEPROM非易失性存储器(11)，所述存储器基元具有浮栅极且数据项可在其中电擦除以及写入；缓冲存储器(13)，其临时存储闪速EERPOM非易失性存储器(11)的数据；控制电路(12，14)，其控制闪速EEPROM非易失性存储器(11)和缓冲存储器(13)；接口电路(16)，其与主机通信，其中，控制电路用于从闪速EEPROM非易失性存储器的将被确定的希望目标区域读取数据，并通过将所读取数据的数据“0”的计数值是否达到预设条件计数值用作确定条件来检测被擦除区域，从而确定写入区域/未写入区域。
文档编号G06F12/02GK101681300SQ200980000142
公开日2010年3月24日 申请日期2009年3月3日 优先权日2008年3月7日
发明者初田幸辅, 长富靖, 高岛大三郎 申请人:株式会社东芝