专利名称：数据处理电路的制作方法
技术领域：
本发明关于一种处理装置，特别是关于一种适用于内存的数据处理装置。
背景技术：
图1显示一般的数据处理装置10。数据处理装置10的数据排序单元(data sorting unit) 101接收由内存传来的数据，如图中的32位数据，将这些数据经过排序处 理，且由译码单元(decoder) 102译码并输出24位的数据。其中，24位是由六个4位数据组 成，且每个4位数据是由数据排序单元101处理后通过其数据传输路径传输。须注意，数据排序单元101包含有多个数据输出路径，每个路径可输出1 10位 的数据。当数据排序单元101通过一数据输出路径输出一个4位数据时，译码器102接收 并判别此1 10位中哪些数据为有效位，哪些数据为无效位，并回传该串数据的有效位长 度(Length)L给数据排序单元101。同时，译码器102译码出一个4位数据。依此方式，由 于数据处理装置10必须译码24位数据，即有六笔4位数据须处理，因此整个处理程序便需 要重复处理六次。然而，当系统要求在一个频率周期内处理六个4位数据时，目前现有的数据处理 装置仅可采用提高处理频率或增加内存容量的方式来达成要求，但会因此造成系统耗电量 增加、温度提高、及成本增加的问题。
发明内容
因此，为了解决上述问题，本发明的目的之一，是在提供一种数据处理装置，可以 提高数据排序及/或数据译码的速度。本发明的一实施例提供了一种数据处理电路，包含有一译码器与N级电路，其中N 为正整数，且小于无限大。该译码器用以译码数据。这些电路接收来自至少一内存的多个 输入数据，将这些输入数据区分为N个阶段同步排序及/或同步暂存，以缩短这些输入数据 的处理时间，且将处理后产生的输出数据输出至该译码器。所述的数据处理电路，其中，该N级电路依据这些输入数据的顺序与数值关进行 数据排序，且由第N级电路至第一级电路依序传递排序后的数据。所述的数据处理电路，其中，该译码器依据该输出数据计算出一有效位总长度，且 该N级电路依据该有效位总长度及/或一相关参数依序接收该输入数据。所述的数据处理电路，其中，该N级电路将第一顺位的第一笔数据输出至该译码 器，该译码器依据该第一笔数据产生一第一数据长度；该N级电路依据该第一数据长度输 出第二顺位的第二笔数据至该译码器，该译码器依据该第二笔数据产生一第二数据长度； 该N级电路依据该第二数据长度输出第三顺位的第三笔数据至该译码器，该译码器依据该 第三笔数据产生一第三数据长度，且该译码器将该第一数据长度、第二数据长度、及第三数 据长度相加，产生该有效位总长度。所述的数据处理电路，其中，该N级电路的最后一级电路，依据该有效位总长度及/或一相关参数判断是否须从该内存接收等于该总长度的数据。所述的数据处理电路，其中，该相关参数依据有效位总长度与该N级电路的控制 状态求得。所述的数据处理电路，其中，为一 32位转24位的数据译码电路。本发明的另一实施例提供了一种数据处理电路，包含有一译码器与至少三级电 路。该译码器用以译码数据。这些电路用以处理来自至少一内存的多个输入数据，以产生 的输出数据至该译码器，而该输入数据包含有一第一笔数据、一第二笔数据、及一第三笔数 据。其中第一级电路，依据这些输入数据的数值排序这些输入数据，将相同数值的数据依 据其顺序输出至译码器，其中第一顺位的第一笔数据输出至译码器，译码器依据第一笔数 据产生一第一数据长度；第一级电路依据第一数据长度输出第二顺位的第二笔数据至译码 器，译码器依据第二笔数据产生一第二数据长度；第一级电路依据第二数据长度输出第三 顺位的第三笔数据至译码器，译码器依据第三笔数据产生一第三数据长度，且该译码器将 该第一数据长度、第二数据长度、及第三数据长度相加，产生一有效位总长度。第二级电路依据有效位总长度补充等于该总长度的数据量。而第三级电路提供等 于有效位总长度的数据给第二级电路，且依据总长度判断是否须从内存接收等于总长度的 数据。所述的数据处理电路，其中，该三级电路用以排序、暂存、或转换这些输入数据。所述的数据处理电路，其中，该第一级电路包含有一第三多路复用器，接收并排序该输入数据；一第一缓冲器，接收并暂存该输入数据，且将该第一笔数据输出至该译码器；一第一多路复用器，依据该第一数据长度，接收该第二笔数据，且将该第二笔数据 输出至该译码器；以及一第二多路复用器，依据该第二长度数据，接收该第三笔数据，且将该第三笔数据 输出至该译码器；其中该第三多路复用器还依据该有效位总长度接收该第二级电路传输的数据。所述的数据处理电路，其中，该第一多路复用器为一个十选一多路复用器、该第二 多路复用器为一个十九选一多路复用器、该第三多路复用器为一个二十九选一多路复用 器、以及该第一缓冲器为一 32位先进先出(First In First Out, FIFO)缓冲器。所述的数据处理电路，其中，该第一缓冲器还将前一次处理该三笔数据后所剩下 的数据传输至该第三多路复用器，以与下一次处理输入的数据一并排序后输出至该第一缓 冲器。所述的数据处理电路，其中，该第二级电路包含有一第四多路复用器，该第四多路 复用器依据一第一控制信号接收该第三级电路传输的数据，其中该第一控制信号与前一次 处理的有效位总长度及前一次处理的该第一控制信号相关。所述的数据处理电路，其中，该第四多路复用器为一 32选一多路复用器。所述的数据处理电路，其中，该第三级电路包含有—第二缓冲器，用以暂存该输入数据的第一部分；一第三缓冲器，用以暂存该输入数据的第二部分，且该第二部分的数据顺序在该 第一部分的数据后面；
一第四缓冲器，用以暂存该输入数据的第三部分，且该第三部分的数据顺序在该 第二部分的数据后面；一第六多路复用器，接收该输入数据与该第一缓冲器、该第二缓冲器、或该三缓冲 器于前一次处理后剩下的数据，且依据一第二控制信号输出该输入数据及/或该前一次处 理后剩下的数据，其中该第二控制信号与前一次处理的该有效位总长度及前一次处理的该 第二控制信号相关；以及一第五多路复用器，依据一第三控制信号决定输出该三部分数据中的任一部分， 其中该第三控制信号与该第二控制信号相关。所述的数据处理电路，其中，该第二缓冲器、该第三缓冲器、及该第四缓冲器为32 位先进先出缓冲器；且该第五多路复用器为一个三选一多路复用器，该第六多路复用器为 一个二选一多路复用器。所述的数据处理电路，其中，为一 32位转24位的数据译码电路。本发明的另一实施例提供了一种数据处理电路，其用以接收并译码来自一内存的 数据。该数据处理电路包含有一第一数据处理单元与一第二数据处理单元。该第一数据处 理单元由最低地址开始依序接收数据，对由低地址往高地址依序接收的数据进行排序与译 码处理，以产生一第一译码数据。而第二数据处理单元由最高地址开始依序接收数据，对由 高地址往低地址依序接收的数据进行排序与译码处理，以产生一第二译码数据。其中，第一 数据处理单元与第二数据处理单元同步运作。所述的数据处理电路，其中，该第一数据处理单元与该第二数据处理单元的排序 或译码速度不同时，该第一数据处理单元与该第二数据处理单元的接收数据路径相衔接的 数据量会不同，则该数据处理装置会将该两路径最后剩下的数据相加填满一地址。所述的数据处理电路，其中，为一 32位转24位的数据译码电路。本发明实施例数据处理装置将数据区分为多个阶段同步处理，且于电路中使用多 个多路复用器来进行数据排序，而可分散现有技术中的路径延迟时间，而使输入数据可实 时补充，缩短数据处理路径长度，达成在一个频率周期内将数据译码完成的功效，进而加快 数据处理速度、解决现有技术的问题。
图1显示现有的数据处理装置的示意图；图2A显示本发明一实施例的数据处理装置的示意图；图2B显示图2A数据处理装置的运作方式的示意图；图3显示本发明另一实施例的数据处理装置的示意图；图4A显示本发明另一实施例的数据处理装置的示意图；图4B显示图4A数据处理装置的运作方式的示意图。其中，附图标记10、20、30、40数据处理装置101、201、201，数据排序单元102、202、202，、302、402 译码器21、22数据处理单元
7
31、32、33、41、42、43 分级电路mxl、mx2、mx3、mx4、mx5、mx6 多路复用器bfl、bf2、bf3、bf4 缓冲器
具体实施例方式以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。以下参考图式详细说明本发明数据处理装置。图2A显示本发明数据处理装置一实施例的示意图。该数据处理装置20包含有两个数据处理单元21、22。数据处理单元21包含有一 数据排序单元201与译码器202。数据处理单元22的架构与数据处理单元21相同，不再重 复赘述。数据处理装置20于接收输入的32位数据时，将输入数据区分为两路径分别于数 据处理单元21、22处理，以将原本现有技术处理后的六笔24位数据区分成各三笔4位数 据。一实施例，数据处理装置20将输入数据分成两路径接收，一路径由最低地址开始依序 接收，数据处理单元21的数据排序单元201接收并进行数据排序处理，且由译码器202依 序译码这些由低位往高位数据；另一路径由最高地址开始依序接收，数据处理单元22的数 据排序单元201’接收并进行数据排序处理，且由译码器202’依序译码这些由高位往低位 的数据；依此方式可将输入数据分为两群组，两群组同步通过数据排序单元201、201’与译 码器202、202’进行数据排序与译码处理。须注意，由于两路径的处理速度并不一定相同，因此区分为两路径数据处理且于 两路径处理速度不同时，最后两路径相衔接的数据量可能会不相同。本发明实施例的数据 处理装置20会将两路径最后剩下的数据相加填满一地址，以解决此问题。数据衔接的处理方式如图2B所示，假设数据处理装置20共有256位的暂存空间， 每一地址可填8位数据，当由最低地址往高地址的路径处理速度较慢，只接收到82位，而另 一方由最高地址往低地址的路径处理速度较快，接收到168位，由于每个地址有8位，因此 会将一方剩余的6位数据与另一方剩余2位数据相加一起填满一地址。如此即可适当的将 数据区分为两群组处理。依据上述处理方式，本发明实施例的数据处理装置20在一路径中只需要来回处 理三次，亦即一译码器只需要解码4*3 = 12位的数据，且其利用两路径同步处理输入数据， 即可达成加快数据处理速度的功效。图3显示本发明另一实施例的数据处理电路30。该数据处理电路30包含有一译 码器302与N级电路，其中N大于等于三，且小于无穷大。该译码器302用以译码由该N级 电路所传来的数据。N级电路用以处理来自至少一内存的多个数据I，例如将这些输入数据 区分为N个阶段同步排序及/或同步暂存，以将处理后的这些数据输出至该译码器302。一实施例，如图3所示，数据处理电路30包含有三级电路，即一第一级电路31、一 第二级电路32、以及一第三级电路33。该第一级电路31依据这些数据I的数值排序这些数据，将相同数值的数据依序输 出至译码器302，其中第一顺位的第一笔数据Il输出至译码器302，译码器302依据第一笔 数据Il产生一第一数据长度Ll ；第一级电路31依据第一数据长度Ll输出第二顺位的第二笔数据12至译码器302，译码器302依据第二笔数据12产生一第二数据长度L2 ；接着， 第一级电路31依据第二数据长度L2输出第三顺位的第三笔数据13至译码器302，译码器 302依据第三笔数据13产生一第三数据长度L3，且译码器302将第一数据长度Li、第二数 据长度L2、及第三数据长度L3相加，产生一有效位总长度Lt。第二级电路32依据有效位总长度Lt向第三级电路33补充等于有效位总长度Lt 的数据量。而第三级电路33提供等于有效位总长度Lt的数据给第二级电路32，且依据有效 位总长度Lt判断其储存的数据量是否足够，且判断是否须从内存接收等于有效位总长度 Lt的数据。须注意，该N级电路依据输入数据I的顺序与数值关系进行数据排序，且由第N级 电路至第一级电路依序传递排序后的数据；该N级电路的最后一级电路，例如上述第三级 电路依据有效位总长度Lt及/或一相关参数判断是否须从内存接收等于有效位总长度Lt 的数据，而相关参数依据有效位总长度Lt与N级电路的控制状态求得。本发明实施例的数据处理装置30将数据区分为多个阶段处理，将输入数据I排序 并分别暂存于多个电路中，以分散现有技术中的路径延迟时间，而使输入的数据I可实时 补充至数据处理装置，使译码器302可实时完成译码动作产生译码数据0。依此方式，本发 明实施例的数据处理装置30可达成加快数据处理速度的功效，解决现有技术的问题。图4A显示本发明另一实施例的数据处理装置40的示意图。数据处理装置40包含 有一译码器402、一第一级电路41、一第二级电路42、以及一第三级电路43。译码器402用 以译码三级电路41、42、43传输的数据。而第一级电路41可包含有一第一多路复用器mxl、 一第二多路复用器mx2、一第一缓冲器bfl、以及一第三多路复用器mx3。第二级电路42可 包含有一第四多路复用器mx4。第三级电路43可包含有一第五多路复用器mx5、一第二缓 冲器bf2、一第三缓冲器bf3、一第四缓冲器bf4、以及一第六多路复用器mx6。一实施例，第一多路复用器mxl为一个十选一多路复用器、第二多路复用器mx2为 一个十九选一多路复用器、第一缓冲器bfl为一个32位先进先出(First In First Out, FIFO)缓冲器、第三多路复用器mx3为一个二十九选一多路复用器、第四多路复用器mx4为 一 32选一多路复用器、第五多路复用器mx5为一三选一多路复用器、第二 第四缓冲器 bf2 4为32位先进先出缓冲器、以及第六多路复用器mx6为一个二选一多路复用器。本发明实施例的数据处理装置40的详细运作方式说明如下，且为简化说明，将原 本输入的32位数据缩减为6位的数据来叙述。首先，于初始状态时，数据处理装置40接收输入数据I，并将输入数据I的数据依 序写入第三、第二、第一级电路43、42、41。接着，第一级电路41依据这些输入数据I的数值排序，将相同数值的数据依据其 顺序排序，于第一缓冲器bfl中将第一个地址0的数据排在最前面、第二个地址1的数据排 在其后，接下来依此类推…。如图所示，第一级电路41 第三级电路43暂存的数据依序为 [1、2、3、3、3、4]、 [4、4、5、5、6、7]、 [8、8、9、9、9、9]、 [9、9、10、10、10、10]、 [10、10、11、12、12、 13]···。于第一级电路41的第一缓冲器bfl中，数据1为一个一位数据，可视为第一笔数据 II，并输出至译码器402由译码器402解出；数据2也为一个一位数据，可视为第二笔数据 12，并输出至译码器402由译码器402解出；数据3则有三个位数据，可视为第三笔数据13，并输出至译码器402由译码器402解出；而第三级电路43的第二缓冲器bf2中，数据4有 四个，会消耗掉四位数据，视为第四笔数据；数据5有两个…依此类推。数据开始输入时，译码器402会于一频率周期内解出第一 第三笔数据Il 13， 共消耗掉五位[1、2、3、3、3]的数据。此时译码器402译码出的有效位总长度Lt = 5。须 注意，何以第三多路复用器mx3为二十九选一的多路复用器，是因为前面第一缓冲器bfl、 第一多路复用器mxl、第二多路复用器mx2的数据处理，会于一频率周期内至少会移动(处 理)三位的数据，且于数据处理装置40接收32位数据时，第一级电路41共需要处理32位 数据，而32-3位等于29位，因此第一级电路41的第三多路复用器mx3只须选取29位的数 据将数据输入第一缓冲器bfl即可。于第三级电路43中，第二缓冲器bf2存有接下来的数据[4、4、5、5、6、7]，第三缓冲 器bf3存有数据[8、8、9、9、9、9]，第四缓冲器bf4存有数据[9、9、10、10、10、10]。由于上述 的处理已经消耗掉5个位，因此第五多路复用器mx5依据第三控制信号c3选择接下来的五 个位数据，但由于第五多路复用器mx5预设一次必须选取六个数据(熟悉本领域的技术者 应能理解，若输入数据为32位时，则一次须选取32个数据)，即[4、4、5、5、6、7]。须注意，第二控制信号c2 = L_pre+c2_pre+offset (于此可忽略)=0+0 = 0，因 此c3 = c2+0ffSet (于此可忽略)=0，所以第五多路复用器mx5会选择第二缓冲器bf2中 的数据[4、4、5、5、6、7]，将此数据输出至第四多路复用器mx4。其中相关参数L_pre为前一 个有效位总长度Lt，由于初始设定的Lt等于0，因此Lpre = 0 ；而相关参数c2_pre为前一 个第二控制信号，由于初始设定的第二控制信号等于0，因此c2_pre = 0 ；相关参数offset 则是表示于两个或三个选取数值中的任一个。接着，第二级电路42的第四多路复用器mx4接收数据[4、4、5、5、6、7]，并重新整理 依数值大小顺序排列，由于数据原本以排列好，即无须重新排列。因此，第四多路复用器mx4 将依据第一控制信号cl来输出数据[4、4、5、5、6、7]。其中，cl = Lpre+cl_pre+offset, ffi 关参数Lpre为前一个有效位总长度Lt，由于初始设定的Lt等于0，因此Lpre = 0 ；而相关 参数cl_pre为前一个第一控制信号，由于初始设定的第一控制信号等于0，因此cl_pre = 0 ；相关参数offset则是表示于六个位中分别选取的数值，当然若输入数据为32位则会分 别选取0 31位。之前提及第一级电路41中已消耗掉5个位，所以剩下的一个位数据4便由第一 缓冲器bfl传输至第三多路复用器mx3，以与数据[4、4、5、5、6]共同排列，排列成六位数据 [4、4、4、5、5、6]，如图4B所示，并输出给第一缓冲器bfl。须注意，尚未使用到的位数据[7] 仍会存于第二缓冲器bf2中。接着，第一级电路41在一频率周期内，将三笔数据[4、4、4]、 [5、5]、[6]，依序输出至译码器402解碼。同一时间，第五多路复用器mx5接收第二缓冲器 bf2的数据[7]与第三缓冲器bf3的数据[8、8、9、9、9]，产生一数据[8、8、9、9、9、7]。接着， 由第四多路复用器mx4排序，产生排序后数据[7、8、8、9、9、9]。同时，第六多路复用器mx6 依据第二控制信号c2接收接下来的输入数据I [10、10、11、12、12、13]并暂存于第二缓冲器 bf2。说明至此，熟悉本领域的技术者应能理解本发明实施例的数据缓冲器40的动作方式。 因此，不再重复赘述接下来重复的动作。依照上述运作方式，本发明实施例数据处理装置40可实时准备好下一组数据给 译码器402译码，当数据不足时，第三级电路43便会通过第六多路复用器mx6接收接下来的数据。而于电路中使用多个多路复用器来进行数据排序，即可分散现有技术中电路的路 径延迟时间，而使输入的数据I可实时补充。而译码器402亦可实时完成译码动作产生译 码数据0，使第一级电路41的多路复用器所须选择数目减少，缩短数据处理路径长度(如图 4A中的虚线X路径所示)，达成在一个频率周期内将数据译码完成的功效，进而加快数据处 理速度、解决现有技术的问题。须注意，上述说明仅为示例性质，本发明实施例数据处理装置可适用于处理目前 现有或未来发展出的其它位大小的数据，如32、64、128、256、512…位。当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟 悉本领域的技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变 形都应属于本发明所附的权利要求的保护范围。
权利要求
一种数据处理电路，其特征在于，包含有一译码器，用以译码数据；以及N级电路，这些电路接收来自至少一内存的多个输入数据，将这些输入数据区分为N个阶段同步排序及/或同步暂存，以缩短这些输入数据的处理时间，且将处理后产生的输出数据输出至该译码器，其中N为正整数，且小于无限大。
2 .根据权利要求1所述的数据处理电路，其特征在于，该N级电路依据这些输入数据的 顺序与数值关进行数据排序，且由第N级电路至第一级电路依序传递排序后的数据。
3.根据权利要求1所述的数据处理电路，其特征在于，该译码器依据该输出数据计算 出一有效位总长度，且该N级电路依据该有效位总长度及/或一相关参数依序接收该输入 数据。
4.根据权利要求3所述的数据处理电路，其特征在于，该N级电路将第一顺位的第一 笔数据输出至该译码器，该译码器依据该第一笔数据产生一第一数据长度；该N级电路依 据该第一数据长度输出第二顺位的第二笔数据至该译码器，该译码器依据该第二笔数据产 生一第二数据长度；该N级电路依据该第二数据长度输出第三顺位的第三笔数据至该译码 器，该译码器依据该第三笔数据产生一第三数据长度，且该译码器将该第一数据长度、第二 数据长度、及第三数据长度相加，产生该有效位总长度。
5.根据权利要求3所述的数据处理电路，其特征在于，该N级电路的最后一级电路，依 据该有效位总长度及/或一相关参数判断是否须从该内存接收等于该总长度的数据。
6.根据权利要求3或5所述的数据处理电路，其特征在于，该相关参数依据有效位总长 度与该N级电路的控制状态求得。
7.根据权利要求1所述的数据处理电路，其特征在于，为一32位转24位的数据译码电路。
8.一种数据处理电路，其特征在于，包含有一译码器，用以译码数据；以及至少三级电路，这些电路用以处理来自至少一内存的多个输入数据，以产生的输出 数据至该译码器，而该输入数据包含有一第一笔数据、一第二笔数据、及一第三笔数据，其 中一第一级电路，依据这些输入数据的数值排序这些输入数据，将相同数值的数据依据 其顺序输出至该译码器，其中第一顺位的第一笔数据输出至该译码器，该译码器依据该第 一笔数据产生一第一数据长度；该第一级电路依据该第一数据长度输出第二顺位的第二笔 数据至该译码器，该译码器依据该第二笔数据产生一第二数据长度；该第一级电路依据该 第二数据长度输出第三顺位的第三笔数据至该译码器，该译码器依据该第三笔数据产生一 第三数据长度，且该译码器将该第一数据长度、第二数据长度、及第三数据长度相加，产生 一有效位总长度；一第二级电路，依据该有效位总长度补充等于该总长度的数据量；以及一第三级电路，提供等于该有效位总长度的数据给该第二级电路，且依据该总长度判 断是否须从该内存接收等于该总长度的数据。
9.根据权利要求8所述的数据处理电路，其特征在于，该三级电路用以排序、暂存、或 转换这些输入数据。
10.根据权利要求8所述的数据处理电路，其特征在于，该第一级电路包含有一第三多路复用器，接收并排序该输入数据；一第一缓冲器，接收并暂存该输入数据，且将该第一笔数据输出至该译码器；一第一多路复用器，依据该第一数据长度，接收该第二笔数据，且将该第二笔数据输出 至该译码器；以及一第二多路复用器，依据该第二长度数据，接收该第三笔数据，且将该第三笔数据输出 至该译码器；其中该第三多路复用器还依据该有效位总长度接收该第二级电路传输的数据。
11.根据权利要求10所述的数据处理电路，其特征在于，该第一多路复用器为一个十 选一多路复用器、该第二多路复用器为一个十九选一多路复用器、该第三多路复用器为一 个二十九选一多路复用器、以及该第一缓冲器为一 32位先进先出缓冲器。
12.根据权利要求10所述的数据处理电路，其特征在于，该第一缓冲器还将前一次处 理该三笔数据后所剩下的数据传输至该第三多路复用器，以与下一次处理输入的数据一并 排序后输出至该第一缓冲器。
13.根据权利要求10所述的数据处理电路，其特征在于，该第二级电路包含有一第四 多路复用器，该第四多路复用器依据一第一控制信号接收该第三级电路传输的数据，其中 该第一控制信号与前一次处理的有效位总长度及前一次处理的该第一控制信号相关。
14.根据权利要求13所述的数据处理电路，其特征在于，该第四多路复用器为一32选 一多路复用器。
15.根据权利要求13所述的数据处理电路，其特征在于，该第三级电路包含有一第二缓冲器，用以暂存该输入数据的第一部分；一第三缓冲器，用以暂存该输入数据的第二部分，且该第二部分的数据顺序在该第一 部分的数据后面；一第四缓冲器，用以暂存该输入数据的第三部分，且该第三部分的数据顺序在该第二 部分的数据后面；一第六多路复用器，接收该输入数据与该第一缓冲器、该第二缓冲器、或该三缓冲器于 前一次处理后剩下的数据，且依据一第二控制信号输出该输入数据及/或该前一次处理后 剩下的数据，其中该第二控制信号与前一次处理的该有效位总长度及前一次处理的该第二 控制信号相关；以及一第五多路复用器，依据一第三控制信号决定输出该三部分数据中的任一部分，其中 该第三控制信号与该第二控制信号相关。
16.根据权利要求15所述的数据处理电路，其特征在于，该第二缓冲器、该第三缓冲 器、及该第四缓冲器为32位先进先出缓冲器；且该第五多路复用器为一个三选一多路复用 器，该第六多路复用器为一个二选一多路复用器。
17.根据权利要求8所述的数据处理电路，其特征在于，为一32位转24位的数据译码 电路。
18.一种数据处理电路，用以接收并译码来自一内存的数据，其特征在于，包含有一第一数据处理单元，由最低地址开始依序接收该数据，对该由低地址往高地址依序 接收的数据进行排序与译码处理，以产生一第一译码数据；以及一第二数据处理单元，由最高地址开始依序接收该数据，对该由高地址往低地址依序 接收的数据进行排序与译码处理，以产生一第二译码数据；其中，该第一数据处理单元与该第二数据处理单元同步运作。
19.根据权利要求18所述的数据处理电路，其特征在于，该第一数据处理单元与该第 二数据处理单元的排序或译码速度不同时，该第一数据处理单元与该第二数据处理单元的 接收数据路径相衔接的数据量会不同，则该数据处理装置会将该两路径最后剩下的数据相 加填满一地址。
20.根据权利要求18所述的数据处理电路，其特征在于，为一32位转24位的数据译码 电路。
全文摘要
本发明有关于一种数据处理电路，包含有一译码器与N级电路，其中N为正整数，且小于无限大。该译码器用以译码数据。这些电路接收来自至少一内存的多个输入数据，将这些输入数据区分为N个阶段同步排序及/或同步暂存，以缩短这些输入数据的处理时间，且将处理后产生的输出数据输出至该译码器。
文档编号G06F7/76GK101937330SQ201010274528
公开日2011年1月5日 申请日期2010年9月3日 优先权日2010年9月3日
发明者吕文闵, 陈建洲, 黄明松 申请人:钰创科技股份有限公司