专利名称：一种基于混值的八值绝热加减法计数器的制作方法
技术领域：
本发明涉及一种计数器，尤其是涉及一种基于混值的八值绝热加减法计数器。
背景技术：
国际上对开发高信息密度数字逻辑系统，增强其信息处理能力的研究相当重视， 其中一个重要的研究方向就是多值逻辑。多值逻辑电路不仅可以减少集成电路的芯片面积 和引线数，降低生产成本，而且能使数字逻辑系统在一个时钟周期内成倍地传输数据，从而 提高工作效率。以往对多值逻辑电路的研究大多侧重于三值或四值逻辑电路，而对八值逻 辑电路的研究则相对较少，然而直接设计八值逻辑电路需要较高的电源电压，这样导致设 计得到的八值逻辑电路的功耗较高、工作可靠性差，因此研究低功耗且工作可靠性高的八 值逻辑电路具有现实意义。
发明内容
本发明所要解决的技术问题是提供一种在保证具有正确的逻辑功能的前提下，能 够有效降低功耗、提高集成电路工作可靠性的基于混值的八值绝热加减法计数器。本发明解决上述技术问题所采用的技术方案为一种基于混值的八值绝热加减法 计数器，其特征在于包括N位八值触发型绝热正循环门、N-I位八值绝热进位/借位电路及 设置于第i位所述的八值绝热进位/借位电路与第i+Ι位所述的八值触发型绝热正循环门 之间的CTGAL(Clocked Transmission Gate Adiabatic Logic，钟控传输门绝热逻辑)缓冲 器，每位所述的八值触发型绝热正循环门均接入幅值电平对应逻辑1的功率时钟信号、幅 值电平对应逻辑2的功率时钟信号、幅值电平对应逻辑3的功率时钟信号和幅值电平对应 逻辑3的钟控时钟信号，每位所述的八值绝热进位/借位电路均接入幅值电平对应逻辑3 的功率时钟信号和幅值电平对应逻辑3的钟控时钟信号，当前时钟周期每位所述的八值触 发型绝热正循环门的二值信号输入端输入各自前一时钟周期的二值输出信号，当前时钟周 期每位所述的八值触发型绝热正循环门的四值信号输入端输入各自前一时钟周期的四值 输出信号，当前时钟周期每位所述的八值触发型绝热正循环门的二值信号输出端、二值互 补信号输出端、四值信号输出端、四值互补信号输出端分别输出当前时钟周期的二值输出 信号、二值互补输出信号、四值输出信号、四值互补输出信号，第i位所述的Λ值绝热进位/ 借位电路的二值信号输入端、四值信号输入端分别与当前时钟周期第i位所述的八值触发 型绝热正循环门的二值信号输出端、四值信号输出端相连接，分别输入当前时钟周期的二 值输出信号、四值输出信号，第一位所述的八值绝热进位/借位电路的高电平有效输入端 输入进位/借位高电平有效输入信号，第j位所述的八值绝热进位/借位电路的进位/借 位输出端与第j+Ι位所述的八值绝热进位/借位电路的高电平有效输入端相连接，第j位 所述的八值绝热进位/借位电路的进位/借位输出端输出的进位/借位输出作为第j+Ι位 所述的八值绝热进位/借位电路的高电平有效输入信号，第j位所述的八值绝热进位/借 位电路的进位/借位输出端通过一个所述的CTGAL缓冲器与第j+Ι位所述的八值触发型绝
11热正循环门的钟控时钟信号输入端相连接，该所述的CTGAL缓冲器的输出信号为第j+Ι位 所述的八值触发型绝热正循环门的钟控时钟信号，第N-I位所述的八值绝热进位/借位电 路的进位/借位输出端通过一个所述的CTGAL缓冲器与第N位所述的八值触发型绝热正循 环门的钟控时钟信号输入端相连接，该所述的CTGAL缓冲器的输出信号为第N位所述的八 值触发型绝热正循环门的钟控时钟信号，其中，1彡i彡N-l，1彡j彡N-2。所述的八值触发型绝热正循环门包括二值绝热正循环电路和四值绝热正循环电 路，所述的二值绝热正循环电路主要由二值采样模块及主要由二值信号输出电路和二值互 补信号输出电路构成的第一交叉存贮模块组成，所述的二值采样模块主要由第一二值采样 电路和第二二值采样电路组成，所述的第一二值采样电路的输入端输入二值输入信号和四 值输入信号，所述的第一二值采样电路的输出端分别与所述的二值信号输出电路的输入端 和所述的二值互补信号输出电路的输入端相连接，所述的第二二值采样电路的输入端输入 二值互补输入信号和四值互补输入信号，所述的第二二值采样电路的输出端分别与所述的 二值信号输出电路的输入端和所述的二值互补信号输出电路的输入端相连接，所述的第 一二值采样电路和所述的第二二值采样电路均接入幅值电平对应逻辑3的钟控时钟信号， 所述的二值信号输出电路和所述的二值互补信号输出电路均接入幅值电平对应逻辑3的 功率时钟信号；所述的四值绝热正循环电路主要由文字运算电路、文字采样电路和逻辑信号产生 电路，所述的文字运算电路主要由第一子文字运算电路、第二子文字运算电路、第三子文字 运算电路和第四子文字运算电路组成，所述的文字采样电路主要由第一采样电路、第二采 样电路、第三采样电路和第四采样电路组成，所述的逻辑信号产生电路主要由0-3逻辑信 号产生电路和1-2逻辑信号产生电路组成，所述的第一子文字运算电路、所述的第二子文 字运算电路、所述的第三子文字运算电路和所述的第四子文字运算电路的四值信号输入 端、四值互补信号输入端均分别输入四值输入信号、四值互补输入信号，所述的第一子文字 运算电路、所述的第二子文字运算电路、所述的第三子文字运算电路和所述的第四子文字 运算电路均接入幅值电平对应逻辑3的钟控时钟信号和幅值电平对应逻辑3的功率时钟信 号，所述的第三子文字运算电路的信号输出端与所述的0-3逻辑信号产生电路的第一信号 选通端相连接，所述的第四子文字运算电路的信号输出端与所述的0-3逻辑信号产生电路 的第二信号选通端相连接，所述的第三子文字运算电路的信号输出端输出的输出信号和所 述的第四子文字运算电路的信号输出端输出的输出信号分别作为所述的0-3逻辑信号产 生电路的选通信号，所述的0-3逻辑信号产生电路的信号输入端和互补信号输入端分别输 入逻辑值0和逻辑值3，所述的0-3逻辑信号产生电路接入幅值电平对应逻辑3的钟控时钟 信号和幅值电平对应逻辑3的功率时钟信号，所述的第一子文字运算电路的信号输出端与 所述的1-2逻辑信号产生电路的第三信号选通端相连接，所述的第二子文字运算电路的信 号输出端与所述的1-2逻辑信号产生电路的第四信号选通端相连接，所述的第一子文字运 算电路的信号输出端输出的输出信号和所述的第二子文字运算电路的信号输出端输出的 输出信号分别作为所述的1-2逻辑信号产生电路的选通信号，所述的1-2逻辑信号产生电 路的信号输入端和互补信号输入端分别输入逻辑值1和逻辑值2，所述的1-2逻辑信号产 生电路接入幅值电平对应逻辑3的钟控时钟信号、幅值电平对应逻辑2的功率时钟信号和 幅值电平对应逻辑1的功率时钟信号；所述的第一采样电路的信号输入端与所述的第一子文字运算电路的信号输出端相连接，所述的第一采样电路的信号输入端接入所述的第一子 文字运算电路的信号输出端输出的输出信号，所述的第一采样电路接入幅值电平对应逻辑 3的钟控时钟信号，所述的第一采样电路获得第一信号采样值，所述的第二采样电路的信号 输入端与所述的第二子文字运算电路的信号输出端相连接，所述的第二采样电路的信号输 入端接入所述的第二子文字运算电路的信号输出端输出的输出信号，所述的第二采样电路 接入幅值电平对应逻辑3的钟控时钟信号，所述的第二采样电路获得第二信号采样值，所 述的第三采样电路的信号输入端与所述的第三子文字运算电路的信号输出端相连接，所述 的第三采样电路的信号输入端接入所述的第三子文字运算电路的信号输出端输出的输出 信号，所述的第三采样电路接入幅值电平对应逻辑3的钟控时钟信号，所述的第三采样电 路获得第三信号采样值，所述的第四采样电路的信号输入端与所述的第四子文字运算电路 的信号输出端相连接，所述的第四采样电路的信号输入端接入所述的第四子文字运算电路 的信号输出端输出的输出信号，所述的第四采样电路接入幅值电平对应逻辑3的钟控时钟 信号，所述的第四采样电路获得第四信号采样值，所述的0-3逻辑信号产生电路的信号输 出端输出的输出信号通过所述的第三信号采样值和所述的第四信号采样值被选通作为所 述的四值绝热正循环电路的四值输出信号，所述的1-2逻辑信号产生电路的信号输出端输 出的输出信号通过所述的第一信号采样值和所述的第二信号采样值被选通作为所述的四 值绝热正循环电路的四值输出信号，所述的0-3逻辑信号产生电路的互补信号输出端输出 的互补输出信号通过所述的第三信号采样值和所述的第四信号采样值被选通作为所述的 四值绝热正循环电路的四值互补输出信号，所述的1-2逻辑信号产生电路的互补信号输出 端输出的互补输出信号通过所述的第一信号采样值和所述的第二信号采样值被选通作为 所述的四值绝热正循环电路的四值互补输出信号。 所述的第一二值采样电路包括第一 NMOS管、第二 NMOS管、第三NMOS管和第四 NMOS管，所述的第一 NMOS管的栅极、所述的第二 NMOS管的栅极、所述的第三NMOS管的栅极 和所述的第四NMOS管的栅极相连接接入幅值电平对应逻辑3的钟控时钟信号，所述的第一 NMOS管的源极和所述的第二 NMOS管的源极相连接接入二值输入信号，所述的第三NMOS管 的源极和所述的第四NMOS管的源极相连接接入四值输入信号，所述的第二二值采样电路 包括第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，所述的第五NMOS管的栅极、 所述的第六NMOS管的栅极、所述的第七NMOS管的栅极和所述的第八NMOS管的栅极相连接 接入幅值电平对应逻辑3的钟控时钟信号，所述的第五NMOS管的源极和所述的第六NMOS 管的源极相连接接入二值互补输入信号，所述的第七NMOS管的源极和所述的第八NMOS管 的源极相连接接入四值互补输入信号，所述的二值信号输出电路包括第九NMOS管、第十 NMOS管、第i^一 NMOS管、第十二 NMOS管、第十三NMOS管和第一 PMOS管，所述的二值互补 信号输出电路包括第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八 NMOS管和第二 PMOS管，所述的第一 NMOS管的漏极与第九NMOS管的栅极相连接，所述的第 二 NMOS管的漏极与所述的第十六NMOS管的栅极相连接，所述的第三NMOS管的漏极与所述 的第十二 NMOS管的栅极相连接，所述的第四NMOS管的漏极与所述的第十七NMOS管的栅极 相连接，所述的第五NMOS管的漏极与所述的第十一 NMOS管的栅极相连接，所述的第六NMOS 管的漏极与所述的第十四NMOS管的栅极相连接，所述的第七NMOS管的漏极与所述的第十 NMOS管的栅极相连接，所述的第八NMOS管的漏极与所述的第十五NMOS管的栅极相连接，所述的第九NMOS管的漏极、所述的第十一 NMOS管的漏极、所述的第十四NMOS管的漏极、所述 的第十六NMOS管的漏极、所述的第一 PMOS管的漏极和所述的第二 PMOS管的漏极相连接接 入幅值电平对应逻辑3的功率时钟信号，所述的第九NMOS管的源极与所述的第十NMOS管 的漏极相连接，所述的第十一 NMOS管的源极与所述的第十二 NMOS管的漏极相连接，所述的 第十NMOS管的源极、所述的第十二 NMOS管的源极和所述的第一 PMOS管的源极相连接，其 公共连接端与所述的第十三NMOS管的漏极相连接，所述的第十四NMOS管的源极与所述的 第十五NMOS管的漏极相连接，所述的第十六NMOS管的源极与所述的第十七NMOS管的漏极 相连接，所述的第十五NMOS管的源极、所述的第十七NMOS管的源极和所述的第二 PMOS管 的源极相连接，其公共连接端与所述的第十八NMOS管的漏极相连接，所述的第十三NMOS管 的源极和所述的第十八NMOS管的源极均接地，所述的第一 PMOS管的栅极分别与所述的第 十三NMOS管的栅极和所述的第十八NMOS管的漏极相连接，所述的第二 PMOS管的栅极分别 与所述的第十八NMOS管的栅极和所述的第十三NMOS管的漏极相连接，所述的第十三NMOS 管的漏极为所述的二值信号输出电路的二值信号输出端，所述的第十八NMOS管的漏极为 所述的二值互补信号输出电路的二值互补信号输出端。所述的二值信号输出电路的二值信号输出端和所述的二值互补信号输出电路的 二值互补信号输出端共同级联有一个同时使所述的二值信号输出电路的二值信号输出端 输出的二值输出信号比二值输入信号的相位延迟一个时钟周期和所述的二值互补信号输 出电路的二值互补信号输出端输出的二值互补输出信号比二值互补输入信号的相位延迟 一个时钟周期的CTGAL缓冲电路。所述的CTGAL缓冲电路包括第十九NMOS管、第二十NMOS管、第二i^一 NMOS管、 第二十二 NMOS管、第二十三NMOS管、第二十四NMOS管、第三PMOS管和第四PMOS管，所述 的第十九NMOS管的栅极和所述的第二十二 NMOS管的栅极均接入幅值电平对应逻辑3的 钟控时钟信号，所述的第十九NMOS管的源极与所述的二值信号输出电路的二值信号输出 端相连接，所述的第十九NMOS管的漏极与所述的第二十NMOS管的栅极相连接，所述的第 二十NMOS管的漏极与所述的第三PMOS管的漏极相连接接入幅值电平对应逻辑3的功率时 钟信号，所述的第二十NMOS管的源极和所述的第三PMOS管的源极相连接，其公共连接端与 所述的第二十一 NMOS管的漏极相连接，所述的第二十二 NMOS管的源极与所述的二值互补 信号输出电路的二值互补信号输出端相连接，所述的第二十二 NMOS管的漏极与所述的第 二十三NMOS管的栅极相连接，所述的第二十三NMOS管的漏极与所述的第四PMOS管的漏极 相连接接入幅值电平对应逻辑3的功率时钟信号，所述的第二十三NMOS管的源极和所述的 第四PMOS管的源极相连接，其公共连接端与所述的第二十四NMOS管的漏极相连接，所述的 第二十一 NMOS管的源极和所述的第二十四NMOS管的源极均接地，所述的第三PMOS管的栅 极分别与所述的第二十一 NMOS管的栅极和所述的第二十四NMOS管的漏极相连接，所述的 第四PMOS管的栅极分别与所述的第二十四NMOS管的栅极和所述的第二十一 NMOS管的漏 极相连接，所述的第二十一 NMOS管的漏极为所述的二值绝热正循环电路的二值信号输出 端，所述的第二十四NMOS管的漏极为所述的二值绝热正循环电路的二值互补信号输出端。所述的0-3逻辑信号产生电路的信号输出端连接有第二十五NMOS管和第二十六 NMOS管，所述的第二十五NMOS管的漏极与所述的第二十六NMOS管的漏极相连接，其公共 连接端与所述的0-3逻辑信号产生电路的信号输出端相连接，所述的第二十五NMOS管的栅极接入所述的第四信号采样值，所述的第二十六NMOS管的栅极接入所述的第三信号采 样值，所述的第二十五NMOS管的源极与所述的第二十六NMOS管的源极相连接，其公共连 接端作为所述的四值绝热正循环电路的四值信号输出端，所述的0-3逻辑信号产生电路的 信号输出端输出的输出信号通过所述的第三信号采样值和所述的第四信号采样值被选通 时，所述的四值绝热正循环电路的四值信号输出端输出的四值输出信号为所述的0-3逻辑 信号产生电路的信号输出端输出的输出信号；所述的0-3逻辑信号产生电路的互补信号 输出端连接有第二十七NMOS管和第二十八匪OS管，所述的第二十七NMOS管的漏极与所 述的第二十八NMOS管的漏极相连接，其公共连接端与所述的0-3逻辑信号产生电路的互 补信号输出端相连接，所述的第二十七NMOS管的栅极接入所述的第四信号采样值，所述的 第二十八NMOS管的栅极接入所述的第三信号采样值，所述的第二十七NMOS管的源极与所 述的第二十八NMOS管的源极相连接，其公共连接端作为所述的四值绝热正循环电路的四 值互补信号输出端，所述的0-3逻辑信号产生电路的互补信号输出端输出的互补输出信号 通过所述的第三信号采样值和所述的第四信号采样值被选通时，所述的四值绝热正循环电 路的四值互补信号输出端输出的四值互补输出信号为所述的0-3逻辑信号产生电路的互 补信号输出端输出的互补输出信号；所述的1-2逻辑信号产生电路的信号输出端连接有第 二十九NMOS管和第三十NMOS管，所述的第二十九NMOS管的漏极与所述的第三十NMOS管的 漏极相连接，其公共连接端与所述的1-2逻辑信号产生电路的信号输出端相连接，所述的 第二十九NMOS管的栅极接入所述的第一信号采样值，所述的第三十NMOS管的栅极接入所 述的第二信号采样值，所述的第二十九NMOS管的源极与所述的第三十NMOS管的源极相连 接，其公共连接端作为所述的四值绝热正循环电路的四值信号输出端，所述的1-2逻辑信 号产生电路的信号输出端输出的输出信号通过所述的第一信号采样值和所述的第二信号 采样值被选通时，所述的四值绝热正循环电路的四值信号输出端输出的四值输出信号为所 述的1-2逻辑信号产生电路的信号输出端输出的输出信号；所述的1-2逻辑信号产生电路 的互补信号输出端连接有第三十一 NMOS管和第三十二 NMOS管，所述的第三十一 NMOS管的 漏极与所述的第三十二 NMOS管的漏极相连接，其公共连接端与所述的1-2逻辑信号产生电 路的互补信号输出端相连接，所述的第三十一 NMOS管的栅极接入所述的第一信号采样值， 所述的第三十二 NMOS管的栅极接入所述的第二信号采样值，所述的第三十一 NMOS管的源 极与所述的第三十二 NMOS管的源极相连接，其公共连接端作为所述的四值绝热正循环电 路的四值互补信号输出端，所述的1-2逻辑信号产生电路的互补信号输出端输出的互补输 出信号通过所述的第一信号采样值和所述的第二信号采样值被选通时，所述的四值绝热正 循环电路的四值互补信号输出端输出的四值互补输出信号为所述的1-2逻辑信号产生电 路的互补信号输出端输出的互补输出信号。 所述的第一子文字运算电路包括第一四值采样模块及主要由第一四值信号输出 电路和第一四值互补信号输出电路构成的第二交叉存贮型模块，所述的第一四值采样模块 主要由第一四值信号采样电路和第二四值信号采样电路组成，所述的第一四值信号采样电 路包括第三十三NMOS管，所述的第二四值信号采样电路包括第三十四NMOS管，所述的第 一四值信号输出电路包括第三十五NMOS管、第三十六NMOS管和第五PMOS管，所述的第 一四值互补信号输出电路包括第三十七NMOS管、第三十八NMOS管和第六PMOS管；所述的 第三十三NMOS管的源极输入四值互补输入信号，所述的第三十三NMOS管的栅极接入幅值电平对应逻辑3的钟控时钟信号，所述的第三十三NMOS管的漏极与所述的第三十五NMOS 管的栅极相连接，所述的第三十四NMOS管的源极输入四值输入信号，所述的第三十四NMOS 管的栅极接入幅值电平对应逻辑3的钟控时钟信号，所述的第三十四NMOS管的漏极与所述 的第三十七NMOS管的栅极相连接，所述的第三十五NMOS管的漏极、所述的第五PMOS管的 漏极、所述的第三十七NMOS管的漏极和所述的第六PMOS管的漏极相连接接入幅值电平对 应逻辑3的功率时钟信号，所述的第三十五NMOS管的源极与所述的第五PMOS管的源极相 连接，其公共连接端与所述的第三十六NMOS管的漏极相连接，所述的第三十七NMOS管的源 极与所述的第六PMOS管的源极相连接，其公共连接端与所述的第三十八NMOS管的漏极相 连接，所述的第三十六NMOS管的源极和所述的第三十八NMOS管的源极均接地，所述的第五 PMOS管的栅极分别与所述的第三十六NMOS管的栅极和所述的第三十八NMOS管的漏极相 连接，所述的第六PMOS管的栅极分别与所述的第三十八NMOS管的栅极和所述的第三十六 NMOS管的漏极相连接，所述的第三十六NMOS管的漏极为所述的第一子文字运算电路的信 号输出端，所述的第三十八NMOS管的漏极为所述的第一子文字运算电路的互补信号输出 端； 所述的第二子文字运算电路包括第二四值采样模块及主要由第二四值信号输出 电路和第二四值互补信号输出电路构成的第三交叉存贮型模块，所述的第二四值采样模块 主要由第三四值信号采样电路和第四四值信号采样电路组成，所述的第三四值信号采样电 路包括第三十九NMOS管和第四十NMOS管，所述的第四四值信号采样电路包括第四十一 NMOS管和第四十二 NMOS管，所述的第二四值信号输出电路包括第四十三NMOS管、第四十四 NMOS管、第四十五NMOS管和第七PMOS管，所述的第二四值互补信号输出电路包括第四十六 NMOS管、第四十七NMOS管、第四十八NMOS管和第八PMOS管；所述的第三十九NMOS管的源 极和所述的第四十NMOS管的源极相连接输入四值输入信号，所述的第三十九NMOS管的栅 极与所述的第四十NMOS管的栅极相连接接入幅值电平对应逻辑3的钟控时钟信号，所述的 第三十九NMOS管的漏极与所述的第四十三NMOS管的栅极相连接，所述的第四十NMOS管的 漏极与所述的第四十六NMOS管的栅极相连接，所述的第四十一 NMOS管的源极和所述的第 四十二 NMOS管的源极相连接输入四值互补输入信号，所述的第四十一 NMOS管的栅极与所 述的第四十二 NMOS管的栅极相连接接入幅值电平对应逻辑3的钟控时钟信号，所述的第 四十一 NMOS管的漏极与所述的第四十四NMOS管的栅极相连接，所述的第四十二 NMOS管的 漏极与所述的第四十七NMOS管的栅极相连接，所述的第四十三NMOS管的漏极、所述的第 七PMOS管的漏极、所述的第八PMOS管的漏极、所述的第四十六NMOS管的漏极和所述的第 四十七NMOS管的漏极相连接接入幅值电平对应逻辑3的功率时钟信号，所述的第四十三 NMOS管的源极与所述的第四十四NMOS管的漏极相连接，所述的第四十四NMOS管的源极与 所述的第七PMOS管的源极相连接，其公共连接端与所述的第四十五NMOS管的漏极相连接， 所述的第四十六NMOS管的源极、所述的第四十七NMOS管的源极与所述的第八PMOS管的 源极相连接，其公共连接端与所述的第四十八NMOS管的漏极相连接，所述的第四十五NMOS 管的源极与所述的第四十八NMOS管的源极均接地，所述的第七PMOS管的栅极分别与所述 的第四十五NMOS管的栅极和所述的第四十八NMOS管的漏极相连接，所述的第八PMOS管的 栅极分别与所述的第四十八NMOS管的栅极和所述的第四十五NMOS管的漏极相连接，所述 的第四十五NMOS管的漏极为所述的第二子文字运算电路的信号输出端，所述的第四十八NMOS管的漏极为所述的第二子文字运算电路的互补信号输出端；所述的第三子文字运算电路的结构与所述的第二子文字运算电路的结构相同；所述的第四子文字运算电路的结构与所述的第一子文字运算电路的结构基本相 同，所述的第四子文字运算电路中所述的第三十三NMOS管的源极输入四值输入信号，所 述的第三十四NMOS管的源极输入四值互补输入信号。所述的0-3逻辑信号产生电路包括第一选通模块、第一采样模块及主要由第一信 号输出电路和第一互补信号输出电路构成的第四交叉存贮型模块，所述的第一选通模块主 要由第一信号选通电路和第二信号选通电路组成，所述的第一信号选通电路包括第四十九 NMOS管和第五十NMOS管，所述的第二信号选通电路包括第五i^一 NMOS管和第五十二 NMOS 管，所述的第一采样模块主要由第一信号采样电路和第二信号采样电路组成，所述的第一 信号采样电路包括第五十三NMOS管，所述的第二信号采样电路包括第五十四NMOS管，所 述的第一信号输出电路包括第五十五NMOS管、第五十六NMOS管和第九PMOS管，所述的第 一互补信号输出电路包括第五十七NMOS管、第五十八NMOS管和第十PMOS管；所述的第 四十九NMOS管的源极输入逻辑值0，所述的第四十九NMOS管的栅极输入所述的第四子文字 运算电路的信号输出端输出的输出信号，所述的第五十NMOS管的源极输入逻辑值3，所述 的第五十NMOS管的栅极输入所述的第三子文字运算电路的信号输出端输出的输出信号， 所述的第四十九NMOS管的漏极与所述的第五十NMOS管的漏极相连接，其公共连接端与所 述的第五十三NMOS管的源极相连接，所述的第五十三NMOS管的栅极接入幅值电平对应逻 辑3的钟控时钟信号，所述的第五十三NMOS管的漏极与所述的第五十五NMOS管的栅极相 连接，所述的第五十一 NMOS管的源极输入逻辑值3，所述的第五十一 NMOS管的栅极输入所 述的第四子文字运算电路的信号输出端输出的输出信号，所述的第五十二 NMOS管的源极 输入逻辑值0，所述的第五十二 NMOS管的栅极输入所述的第三子文字运算电路的信号输出 端输出的输出信号，所述的第五十一 NMOS管的漏极与所述的第五十二 NMOS管的漏极相连 接，其公共连接端与所述的第五十四NMOS管的源极相连接，所述的第五十四NMOS管的栅 极接入幅值电平对应逻辑3的钟控时钟信号，所述的第五十四NMOS管的漏极与所述的第 五十七NMOS管的栅极相连接，所述的第五十五NMOS管的漏极、所述的第九PMOS管的漏极、 所述的第十PMOS管的漏极和所述的第五十七NMOS管的漏极相连接接入幅值电平对应逻辑 3的功率时钟信号，所述的第五十五NMOS管的源极与所述的第九PMOS管的源极相连接，其 公共连接端与所述的第五十六NMOS管的漏极相连接，所述的第五十七NMOS管的源极与所 述的第十PMOS管的源极相连接，其公共连接端与所述的第五十八NMOS管的漏极相连接，所 述的第五十六NMOS管的源极与所述的第五十八NMOS管的源极均接地，所述的第九PMOS管 的栅极分别与所述的第五十六NMOS管的栅极和所述的第五十八NMOS管的漏极相连接，所 述的第十PMOS管的栅极分别与所述的第五十八NMOS管的栅极和所述的第五十六NMOS管 的漏极相连接，所述的第五十六NMOS管的漏极为所述的0-3逻辑信号产生电路的信号输出 端，所述的第五十八NMOS管的漏极为所述的0-3逻辑信号产生电路的互补信号输出端；所述的1-2逻辑信号产生电路的结构与所述的0-3逻辑信号产生电路的结构基 本相同，所述的1-2逻辑信号产生电路中所述的第四十九NMOS管的源极输入逻辑值1，所 述的第四十九NMOS管的栅极输入所述的第一子文字运算电路的信号输出端输出的输出信 号，所述的第五十NMOS管的源极输入逻辑值2，所述的第五十NMOS管的栅极输入所述的第二子文字运算电路的信号输出端输出的输出信号，所述的第五十一 NMOS管的源极输入逻 辑值2，所述的第五十一 NMOS管的栅极输入所述的第一子文字运算电路的信号输出端输出 的输出信号，所述的第五十二 NMOS管的源极输入逻辑值1，所述的第五十二 NMOS管的栅极 输入所述的第二子文字运算电路的信号输出端输出的输出信号，所述的第五十五NMOS管 的漏极、所述的第九PMOS管的漏极、所述的第十PMOS管的漏极和所述的第五十七NMOS管 的漏极相连接接入幅值电平对应逻辑2的功率时钟信号，所述的第五十六NMOS管的源极与 所述的第五十八NMOS管的源极相连接接入幅值电平对应逻辑1的功率时钟信号，所述的第 五十六NMOS管的栅极与所述的第五十四NMOS管的漏极相连接，所述的第五十八NMOS管栅 极与所述的第五十三NMOS管的漏极相连接，所述的第九PMOS管的栅极与所述的第五十八 NMOS管的漏极相连接，所述的第十PMOS管的栅极与所述的第五十六NMOS管的漏极相连接， 所述的第五十六NMOS管的漏极为所述的1-2逻辑信号产生电路的信号输出端，所述的第 五十八NMOS管的漏极为所述的1-2逻辑信号产生电路的互补信号输出端。所述的第一采样电路包括第五十九NMOS管、第六十NMOS管、第六i^一 NMOS管、 第六十二 NMOS管、第六十三NMOS管、第六十四NMOS管、第i^一 PMOS管和第十二 PMOS管， 所述的第五十九NMOS管的源极输入所述的第一子文字运算电路的信号输出端输出的输出 信号，所述的第五十九NMOS管的栅极接入幅值电平对应逻辑3的钟控时钟信号，所述的第 五十九NMOS管的漏极与所述的第六十一 NMOS管的栅极相连接，所述的第六十NMOS管的 源极输入所述的第一子文字运算电路的互补信号输出端输出的互补输出信号，所述的第 六十NMOS管的栅极接入幅值电平对应逻辑3的钟控时钟信号，所述的第六十NMOS管的 漏极与所述的第六十三NMOS管的栅极相连接，所述的第六十一 NMOS管的漏极、所述的第 i^一 PMOS管的漏极、所述的第十二 PMOS管的漏极和所述的第六十三NMOS管的漏极相连 接接入幅值电平对应逻辑3的功率时钟信号，所述的第六十一 NMOS管的源极与所述的第 十一 PMOS管的源极相连接，其公共连接端与所述的第六十二 NMOS管的漏极相连接，所述的 第六十三NMOS管的源极与所述的第十二 PMOS管的源极相连接，其公共连接端与所述的第 六十四NMOS管的漏极相连接，所述的第六十二 NMOS管的源极与所述的第六十四NMOS管的 源极均接地，所述的第十一 PMOS管的栅极分别与所述的第六十二 NMOS管的栅极和所述的 第六十四NMOS管的漏极相连接，所述的第十二 PMOS管的栅极分别与所述的第六十四NMOS 管的栅极和所述的第六十二 NMOS管的漏极相连接，所述的第六十二 NMOS管的漏极为所述 的第一采样电路的信号输出端，所述的第六十四NMOS管的漏极为所述的第一采样电路的 互补信号输出端，所述的第五十九NMOS管的漏极处采集获得第一信号采样值；所述的第二采样电路的结构、所述的第三采样电路的结构、所述的第四采样电路 的结构均与所述的第一采样电路的结构相同，所述的第二采样电路中所述的第五十九 NMOS管的源极输入所述的第二子文字运算电路的信号输出端输出的输出信号，所述的第 六十NMOS管的源极输入所述的第二子文字运算电路的互补信号输出端输出的互补输出信 号，所述的第五十九NMOS管的漏极处采集获得第二信号采样值；所述的第三采样电路中 所述的第五十九NMOS管的源极输入所述的第三子文字运算电路的信号输出端输出的输出 信号，所述的第六十NMOS管的源极输入所述的第三子文字运算电路的互补信号输出端输 出的互补输出信号，所述的第五十九NMOS管的漏极处采集获得第三信号采样值；所述的第 四采样电路中所述的第五十九NMOS管的源极输入所述的第四子文字运算电路的信号输出端输出的输出信号，所述的第六十NMOS管的源极输入所述的第四子文字运算电路的互 补信号输出端输出的互补输出信号，所述的第五十九NMOS管的漏极处采集获得第四信号 采样值。 所述的八值绝热进位/借位电路主要由进位/借位采样模块及主要由进位/借位 输出电路和进位/借位互补输出电路组成的第五交叉存贮模块组成，所述的进位/借位采 样模块主要由第一进位/借位采样电路和第二进位/借位采样电路组成，所述的第一进位/ 借位采样电路包括第六十五NMOS管、第六十六NMOS管和第六十七NMOS管，所述的第二进 位/借位采样电路包括第六十八NMOS管、第六十九NMOS管和第七十NMOS管，所述的进位 /借位输出电路包括第七i^一 NMOS管、第七十二 NMOS管、第七十三NMOS管、第七十四NMOS 管和第十三PMOS管，所述的进位/借位互补输出电路包括第七十五NMOS管、第七十六NMOS 管、第七十七NMOS管、第七十八NMOS管和第十四PMOS管；所述的第六十五NMOS管的源极与 所述的二值绝热正循环电路的二值信号输出端相连接输入二值输出信号，所述的第六十六 NMOS管的源极与所述的四值绝热正循环电路的四值信号输出端相连接输入四值输出信号， 所述的第六十七NMOS管的源极输入进位/借位高电平有效输入信号，所述的第六十五NMOS 管的栅极、所述的第六十六NMOS管的栅极和所述的第六十七NMOS管的栅极相连接接入幅 值电平对应逻辑3的钟控时钟信号，所述的第六十八NMOS管的源极与所述的二值绝热正循 环电路的二值互补信号输出端相连接输入二值互补输出信号，所述的第六十九NMOS管的 源极与所述的四值绝热正循环电路的四值互补信号输出端相连接输入四值互补输出信号， 所述的第七十NMOS管的源极输入进位/借位互补高电平有效输入信号，所述的第六十八 NMOS管的栅极、所述的第六十九NMOS管的栅极和所述的第七十NMOS管的栅极相连接接入 幅值电平对应逻辑3的钟控时钟信号，所述的第六十五NMOS管的漏极与所述的第七十一 NMOS管的栅极相连接，所述的第六十六NMOS管的漏极与所述的第七十二 NMOS管的栅极相 连接，所述的第六十七NMOS管的漏极与所述的第七十三NMOS管的栅极相连接，所述的第 六十八NMOS管的漏极与所述的第七十七NMOS管的栅极相连接，所述的第六十九NMOS管 的漏极与所述的第七十六NMOS管的栅极相连接，所述的第七十NMOS管的漏极与所述的第 七十五NMOS管的栅极相连接，所述的第七十一 NMOS管的漏极、所述的第十三PMOS管的漏 极、所述的第十四PMOS管的漏极、所述的第七十五NMOS管的漏极、所述的第七十六NMOS管 的漏极和所述的第七十七NMOS管的漏极相连接接入幅值电平对应逻辑3的功率时钟信号， 所述的第七十一 NMOS管的源极与所述的第七十二 NMOS管的漏极相连接，所述的第七十二 NMOS管的源极与所述的第七十三NMOS管的漏极相连接，所述的第七十三NMOS管的源极与 所述的第十三PMOS管的源极相连接，其公共连接端与所述的第七十四NMOS管的漏极相连 接，所述的第七十五NMOS管的源极、所述的第七十六NMOS管的源极、所述的第七十七NMOS 管的源极和所述的第十四PMOS管的源极相连接，其公共连接端与所述的第七十八NMOS管 的漏极相连接，所述的第七十四NMOS管的源极和所述的第七十八NMOS管的源极均接地，所 述的第十三PMOS管的栅极分别与所述的第七十四NMOS管的栅极和所述的第七十八NMOS 管的漏极相连接，所述的第十四PMOS管的栅极分别与所述的第七十八NMOS管的栅极和所 述的第七十四NMOS管的漏极相连接，所述的第七十四NMOS管的漏极为所述的八值绝热进 位/借位电路的进位/借位信号输出端，所述的第七十八NMOS管的漏极为所述的八值绝热 进位/借位电路的进位/借位互补信号输出端。
19
与现有技术相比，本发明的优点在于通过采用混值技术、多阈值MOS管控制技术 和钟控绝热技术，设计了基于混值的八值绝热加减法计数器，该计数器主要由八值触发型 绝热正循环门和八值绝热进位/借位电路组成，其中八值触发型绝热正循环门由二值绝热 正循环电路和四值绝热正循环电路组成，四值绝热正循环电路的文字运算电路控制逻辑信 号产生电路产生四值逻辑信号；本计数器利用钟控NMOS管对输入信号进行采样，通过采样 值、自举操作的NMOS管和交叉存贮型结构使得输出负载跟随功率时钟实现逻辑赋值和能 量回收，在保证电路具有正确的逻辑功能的前提下，有效降低了功耗，提高了集成电路的工 作可靠性。当信号采样频率为55. 6ΜΗζ，2μ s时间内，本计数器与常规CMOS八值加减法计 数器相比，本计数器可平均节省功耗约95%。本计数器实现了将多值逻辑的高信息密度特 性和绝热电路的低功耗特性相结合，所采用的设计方法可进一步推广应用于更高基多值逻 辑电路，以促进低功耗多值逻辑电路的发展。
图Ia为本发明实施例给出的四位八值绝热加减法计数器的电路图Ib为本发明的八值绝热加减法计数器的电路符号图2a为本发明的二值绝热正循环电路的电路图2b为本发明的CTGAL缓冲电路的电路图2c为本发明的二值绝热正循环电路(包含CTGAL缓冲电路)的电路符号图
图3a为本发明的四值绝热正循环电路的电路图3b为本发明的四值绝热正循环电路的电路符号图3c为本发明的四值绝热正循环电路的时钟波形图4a为本发明的第一子文字运算电路的电路图4b为本发明的第一子文字运算电路的电路符号图5a为本发明的第二子文字运算电路的电路图5b为本发明的第二子文字运算电路的电路符号图6a为本发明的第三子文字运算电路的电路图6b为本发明的第三子文字运算电路的电路符号图7a为本发明的第四子文字运算电路的电路图7b为本发明的第四子文字运算电路的电路符号图8a为本发明的0-3逻辑信号产生电路的电路图8b为本发明的0-3逻辑信号产生电路的电路符号图9a为本发明的1-2逻辑信号产生电路的电路图9b为本发明的1-2逻辑信号产生电路的电路符号图10为本发明的文字采样电路的电路图Ila为本发明的八值绝热进位/借位电路的电路图lib为本发明的八值绝热进位/借位电路的电路符号图12为本发明的二位八值绝热加减法计数器的模拟波形图13为常规CMOS 二位八值加减法计数器与本发明的二位八值绝热加减法计·的能耗比较示意图。
具体实施例方式以下结合附图实施例对本发明作进一步详细描述。一种基于混值(2-4混值)的八值绝热加减法计数器，如图Ia所示其包括N位八 值触发型绝热正循环门1、N-I位八值绝热进位/借位电路2及设置于第i位八值绝热进 位/借位电路与第i+Ι位八值触发型绝热正循环门之间的CTGAL缓冲器3，该CTGAL缓冲 器使第i位八值绝热进位/借位电路的输出信号的相位与第i+Ι位八值触发型绝热正循环 门的钟控时钟的相位一致，每位八值触发型绝热正循环门均接入幅值电平对应逻辑1的功 率时钟信号、幅值电平对应逻辑2的功率时钟信号€、幅值电平对应逻辑3的功率时钟 信号Φ3/€和幅值电平对应逻辑3的钟控时钟信号€/Φ3，每位八值绝热进位/借位电路均 接入幅值电平对应逻辑3的功率时钟信号Φ3和幅值电平对应逻辑3的钟控时钟信号， 当前时钟周期每位八值触发型绝热正循环门的二值信号输入端输入各自前一时钟周期的 二值输出信号，当前时钟周期每位八值触发型绝热正循环门的四值信号输入端输入各自前 一时钟周期的四值输出信号，当前时钟周期每位八值触发型绝热正循环门的二值信号输出 端、二值互补信号输出端、四值信号输出端、四值互补信号输出端分别输出当前时钟周期的 二值输出信号、二值互补输出信号、四值输出信号、四值互补输出信号，第i位八值绝热进 位/借位电路的二值信号输入端、四值信号输入端分别与当前时钟周期第i位八值触发型 绝热正循环门的二值信号输出端、四值信号输出端相连接，分别输入当前时钟周期的二值 输出信号、四值输出信号，第一位八值绝热进位/借位电路的高电平有效输入端输入进位/ 借位高电平有效输入信号M,第j位八值绝热进位/借位电路的进位/借位输出端与第j+1 位八值绝热进位/借位电路的高电平有效输入端相连接，第j位八值绝热进位/借位电路 的进位/借位输出端输出的进位/借位输出作为第j+Ι位八值绝热进位/借位电路的高电 平有效输入信号，第j位八值绝热进位/借位电路的进位/借位输出端通过一个CTGAL缓 冲器与第j+Ι位八值触发型绝热正循环门的钟控时钟信号输入端相连接，该CTGAL缓冲器 的输出信号为第j+Ι位八值触发型绝热正循环门的钟控时钟信号，第N-I位八值绝热进位 /借位电路的进位/借位输出端通过一个CTGAL缓冲器与第N位八值触发型绝热正循环门 的钟控时钟信号输入端相连接，该CTGAL缓冲器的输出信号为第N位八值触发型绝热正循 环门的钟控时钟信号，其中，1彡i ( N-1,1 ^ j ( N-2。如图Ia给出了四位八值绝热加减法计数器的电路图，当前时钟周期第一位八值 触发型绝热正循环门的二值信号输出端和四值信号输出端分别输入其前一时钟周期的二 值输出信号Q2tl和四值输出信号Q4tl,当前时钟周期第一位八值触发型绝热正循环门的二值 信号输出端、四值信号输出端、二值互补信号输出端、四值互补信号输出端分别输出二值输 出信号Q2(1、四值输出信号Q4(1、二值互补输出信号&、四值互补输出信号&，当前时钟周期 第二位八值触发型绝热正循环门的二值信号输出端和四值信号输出端分别输入其前一时 钟周期的二值输出信号Q21和四值输出信号Q41，当前时钟周期第二位八值触发型绝热正循 环门的二值信号输出端、四值信号输出端、二值互补信号输出端、四值互补信号输出端分别 输出二值输出信号Q21、四值输出信号Q41、二值互补输出信号&、四值互补输出信号^，当 前时钟周期第三位八值触发型绝热正循环门的二值信号输出端和四值信号输出端分别输入其前一时钟周期的二值输出信号Q22和四值输出信号Q42，当前时钟周期第三位八值触发 型绝热正循环门的二值信号输出端、四值信号输出端、二值互补信号输出端、四值互补信号 输出端分别输出二值输出信号Q22、四值输出信号Q42、二值互补输出信号&、四值互补输出 信号^，当前时钟周期第四位八值触发型绝热正循环门的二值信号输出端和四值信号输 出端分别输入其前一时钟周期的二值输出信号Q23和四值输出信号Q43，当前时钟周期第三 位八值触发型绝热正循环门的二值信号输出端、四值信号输出端、二值互补信号输出端、四 值互补信号输出端分别输出二值输出信号Q23、四值输出信号Q43、二值互补输出信号^、四 值互补输出信号& ；第一位八值绝热进位/借位电路的二值信号输入端、四值信号输出端 和进位/借位高电平有效输入端分别输入第一位八值触发型绝热正循环门当前时钟周期 的二值输出信号92(1、第一位八值触发型绝热正循环门当前时钟周期的四值输出信号Q4ci和 进位/借位高电平有效输入信号M,第一位八值绝热进位/借位电路的进位/借位信号输出 端输出进位/借位信号输出信号Ctl，第二位八值绝热进位/借位电路的二值信号输入端、四 值信号输出端和进位/借位高电平有效输入端分别输入第二位八值触发型绝热正循环门 当前时钟周期的二值输出信号Q21、第二位八值触发型绝热正循环门当前时钟周期的四值输 出信号Q41和进位/借位高电平有效输入信号Ctl，第二位八值绝热进位/借位电路的进位/ 借位信号输出端输出进位/借位信号输出信号C1,第三位八值绝热进位/借位电路的二值 信号输入端、四值信号输出端和进位/借位高电平有效输入端分别输入第三位八值触发型 绝热正循环门当前时钟周期的二值输出信号Q22、第三位八值触发型绝热正循环门当前时钟 周期的四值输出信号Q42和进位/借位高电平有效输入信号C1,第三位八值绝热进位/借位 电路的进位/借位信号输出端输出进位/借位信号输出信号C2。图Ib给出了一位八值绝 热加减法计数器的电路符号图。在此具体实施例中，八值触发型绝热正循环门1包括二值绝热正循环电路11和 四值绝热正循环电路12，其不仅能够递增计数，而且能够实现信息存储，其真值表如表1所 示，表1中x2、x4分别表示二值输入信号和四值输入信号，Q2、Q4分别表示二值输出信号和 四值输出信号。表1八值触发型绝热正循环门的真值表
λ'2 00003333 ·*4 0 1 2 3 0 1 2 3-
权利要求
一种基于混值的八值绝热加减法计数器，其特征在于包括N位八值触发型绝热正循环门、N 1位八值绝热进位/借位电路及设置于第i位所述的八值绝热进位/借位电路与第i+1位所述的八值触发型绝热正循环门之间的CTGAL缓冲器，每位所述的八值触发型绝热正循环门均接入幅值电平对应逻辑1的功率时钟信号、幅值电平对应逻辑2的功率时钟信号、幅值电平对应逻辑3的功率时钟信号和幅值电平对应逻辑3的钟控时钟信号，每位所述的八值绝热进位/借位电路均接入幅值电平对应逻辑3的功率时钟信号和幅值电平对应逻辑3的钟控时钟信号，当前时钟周期每位所述的八值触发型绝热正循环门的二值信号输入端输入各自前一时钟周期的二值输出信号，当前时钟周期每位所述的八值触发型绝热正循环门的四值信号输入端输入各自前一时钟周期的四值输出信号，当前时钟周期每位所述的八值触发型绝热正循环门的二值信号输出端、二值互补信号输出端、四值信号输出端、四值互补信号输出端分别输出当前时钟周期的二值输出信号、二值互补输出信号、四值输出信号、四值互补输出信号，第i位所述的八值绝热进位/借位电路的二值信号输入端、四值信号输入端分别与当前时钟周期第i位所述的八值触发型绝热正循环门的二值信号输出端、四值信号输出端相连接，分别输入当前时钟周期的二值输出信号、四值输出信号，第一位所述的八值绝热进位/借位电路的高电平有效输入端输入进位/借位高电平有效输入信号，第j位所述的八值绝热进位/借位电路的进位/借位输出端与第j+1位所述的八值绝热进位/借位电路的高电平有效输入端相连接，第j位所述的八值绝热进位/借位电路的进位/借位输出端输出的进位/借位输出作为第j+1位所述的八值绝热进位/借位电路的高电平有效输入信号，第j位所述的八值绝热进位/借位电路的进位/借位输出端通过一个所述的CTGAL缓冲器与第j+1位所述的八值触发型绝热正循环门的钟控时钟信号输入端相连接，该所述的CTGAL缓冲器的输出信号为第j+1位所述的八值触发型绝热正循环门的钟控时钟信号，第N 1位所述的八值绝热进位/借位电路的进位/借位输出端通过一个所述的CTGAL缓冲器与第N位所述的八值触发型绝热正循环门的钟控时钟信号输入端相连接，该所述的CTGAL缓冲器的输出信号为第N位所述的八值触发型绝热正循环门的钟控时钟信号，其中，1≤i≤N 1，1≤j≤N 2。
2.根据权利要求1所述的一种基于混值的八值绝热加减法计数器，其特征在于所述的 八值触发型绝热正循环门包括二值绝热正循环电路和四值绝热正循环电路，所述的二值绝 热正循环电路主要由二值采样模块及主要由二值信号输出电路和二值互补信号输出电路 构成的第一交叉存贮模块组成，所述的二值采样模块主要由第一二值采样电路和第二二值 采样电路组成，所述的第一二值采样电路的输入端输入二值输入信号和四值输入信号，所 述的第一二值采样电路的输出端分别与所述的二值信号输出电路的输入端和所述的二值 互补信号输出电路的输入端相连接，所述的第二二值采样电路的输入端输入二值互补输入 信号和四值互补输入信号，所述的第二二值采样电路的输出端分别与所述的二值信号输出 电路的输入端和所述的二值互补信号输出电路的输入端相连接，所述的第一二值采样电路 和所述的第二二值采样电路均接入幅值电平对应逻辑3的钟控时钟信号，所述的二值信号 输出电路和所述的二值互补信号输出电路均接入幅值电平对应逻辑3的功率时钟信号；所述的四值绝热正循环电路主要由文字运算电路、文字采样电路和逻辑信号产生电 路，所述的文字运算电路主要由第一子文字运算电路、第二子文字运算电路、第三子文字运 算电路和第四子文字运算电路组成，所述的文字采样电路主要由第一采样电路、第二采样电路、第三采样电路和第四采样电路组成，所述的逻辑信号产生电路主要由0-3逻辑信号 产生电路和1-2逻辑信号产生电路组成，所述的第一子文字运算电路、所述的第二子文字 运算电路、所述的第三子文字运算电路和所述的第四子文字运算电路的四值信号输入端、 四值互补信号输入端均分别输入四值输入信号、四值互补输入信号，所述的第一子文字运 算电路、所述的第二子文字运算电路、所述的第三子文字运算电路和所述的第四子文字运 算电路均接入幅值电平对应逻辑3的钟控时钟信号和幅值电平对应逻辑3的功率时钟信 号，所述的第三子文字运算电路的信号输出端与所述的0-3逻辑信号产生电路的第一信号 选通端相连接，所述的第四子文字运算电路的信号输出端与所述的0-3逻辑信号产生电路 的第二信号选通端相连接，所述的第三子文字运算电路的信号输出端输出的输出信号和所 述的第四子文字运算电路的信号输出端输出的输出信号分别作为所述的0-3逻辑信号产 生电路的选通信号，所述的0-3逻辑信号产生电路的信号输入端和互补信号输入端分别输 入逻辑值0和逻辑值3，所述的0-3逻辑信号产生电路接入幅值电平对应逻辑3的钟控时钟 信号和幅值电平对应逻辑3的功率时钟信号，所述的第一子文字运算电路的信号输出端与 所述的1-2逻辑信号产生电路的第三信号选通端相连接，所述的第二子文字运算电路的信 号输出端与所述的1-2逻辑信号产生电路的第四信号选通端相连接，所述的第一子文字运 算电路的信号输出端输出的输出信号和所述的第二子文字运算电路的信号输出端输出的 输出信号分别作为所述的1-2逻辑信号产生电路的选通信号，所述的1-2逻辑信号产生电 路的信号输入端和互补信号输入端分别输入逻辑值1和逻辑值2，所述的1-2逻辑信号产 生电路接入幅值电平对应逻辑3的钟控时钟信号、幅值电平对应逻辑2的功率时钟信号和 幅值电平对应逻辑1的功率时钟信号；所述的第一采样电路的信号输入端与所述的第一子 文字运算电路的信号输出端相连接，所述的第一采样电路的信号输入端接入所述的第一子 文字运算电路的信号输出端输出的输出信号，所述的第一采样电路接入幅值电平对应逻辑 3的钟控时钟信号，所述的第一采样电路获得第一信号采样值，所述的第二采样电路的信号 输入端与所述的第二子文字运算电路的信号输出端相连接，所述的第二采样电路的信号输 入端接入所述的第二子文字运算电路的信号输出端输出的输出信号，所述的第二采样电路 接入幅值电平对应逻辑3的钟控时钟信号，所述的第二采样电路获得第二信号采样值，所 述的第三采样电路的信号输入端与所述的第三子文字运算电路的信号输出端相连接，所述 的第三采样电路的信号输入端接入所述的第三子文字运算电路的信号输出端输出的输出 信号，所述的第三采样电路接入幅值电平对应逻辑3的钟控时钟信号，所述的第三采样电 路获得第三信号采样值，所述的第四采样电路的信号输入端与所述的第四子文字运算电路 的信号输出端相连接，所述的第四采样电路的信号输入端接入所述的第四子文字运算电路 的信号输出端输出的输出信号，所述的第四采样电路接入幅值电平对应逻辑3的钟控时钟 信号，所述的第四采样电路获得第四信号采样值，所述的0-3逻辑信号产生电路的信号输 出端输出的输出信号通过所述的第三信号采样值和所述的第四信号采样值被选通作为所 述的四值绝热正循环电路的四值输出信号，所述的1-2逻辑信号产生电路的信号输出端输 出的输出信号通过所述的第一信号采样值和所述的第二信号采样值被选通作为所述的四 值绝热正循环电路的四值输出信号，所述的0-3逻辑信号产生电路的互补信号输出端输出 的互补输出信号通过所述的第三信号采样值和所述的第四信号采样值被选通作为所述的 四值绝热正循环电路的四值互补输出信号，所述的1-2逻辑信号产生电路的互补信号输出端输出的互补输出信号通过所述的第一信号采样值和所述的第二信号采样值被选通作为 所述的四值绝热正循环电路的四值互补输出信号。
3.根据权利要求2所述的一种基于混值的八值绝热加减法计数器，其特征在于所述的 第一二值采样电路包括第一 NMOS管、第二 NMOS管、第三NMOS管和第四NMOS管，所述的第一 NMOS管的栅极、所述的第二 NMOS管的栅极、所述的第三NMOS管的栅极和所述的第四NMOS 管的栅极相连接接入幅值电平对应逻辑3的钟控时钟信号，所述的第一 NMOS管的源极和所 述的第二 NMOS管的源极相连接接入二值输入信号，所述的第三NMOS管的源极和所述的第 四NMOS管的源极相连接接入四值输入信号，所述的第二二值采样电路包括第五NMOS管、第 六NMOS管、第七NMOS管和第八NMOS管，所述的第五NMOS管的栅极、所述的第六NMOS管 的栅极、所述的第七NMOS管的栅极和所述的第八NMOS管的栅极相连接接入幅值电平对应 逻辑3的钟控时钟信号，所述的第五NMOS管的源极和所述的第六NMOS管的源极相连接接 入二值互补输入信号，所述的第七NMOS管的源极和所述的第八NMOS管的源极相连接接入 四值互补输入信号，所述的二值信号输出电路包括第九NMOS管、第十NMOS管、第十一 NMOS 管、第十二 NMOS管、第十三NMOS管和第一 PMOS管，所述的二值互补信号输出电路包括第 十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管和第二 PMOS 管，所述的第一 NMOS管的漏极与第九NMOS管的栅极相连接，所述的第二 NMOS管的漏极与 所述的第十六NMOS管的栅极相连接，所述的第三NMOS管的漏极与所述的第十二 NMOS管的 栅极相连接，所述的第四NMOS管的漏极与所述的第十七NMOS管的栅极相连接，所述的第五 NMOS管的漏极与所述的第十一 NMOS管的栅极相连接，所述的第六NMOS管的漏极与所述的 第十四NMOS管的栅极相连接，所述的第七NMOS管的漏极与所述的第十NMOS管的栅极相连 接，所述的第八NMOS管的漏极与所述的第十五NMOS管的栅极相连接，所述的第九NMOS管 的漏极、所述的第十一 NMOS管的漏极、所述的第十四NMOS管的漏极、所述的第十六NMOS管 的漏极、所述的第一 PMOS管的漏极和所述的第二 PMOS管的漏极相连接接入幅值电平对应 逻辑3的功率时钟信号，所述的第九NMOS管的源极与所述的第十NMOS管的漏极相连接，所 述的第十一 NMOS管的源极与所述的第十二 NMOS管的漏极相连接，所述的第十NMOS管的源 极、所述的第十二 NMOS管的源极和所述的第一 PMOS管的源极相连接，其公共连接端与所述 的第十三NMOS管的漏极相连接，所述的第十四NMOS管的源极与所述的第十五NMOS管的漏 极相连接，所述的第十六NMOS管的源极与所述的第十七NMOS管的漏极相连接，所述的第 十五NMOS管的源极、所述的第十七NMOS管的源极和所述的第二 PMOS管的源极相连接，其 公共连接端与所述的第十八NMOS管的漏极相连接，所述的第十三NMOS管的源极和所述的 第十八NMOS管的源极均接地，所述的第一 PMOS管的栅极分别与所述的第十三NMOS管的栅 极和所述的第十八NMOS管的漏极相连接，所述的第二 PMOS管的栅极分别与所述的第十八 NMOS管的栅极和所述的第十三NMOS管的漏极相连接，所述的第十三NMOS管的漏极为所述 的二值信号输出电路的二值信号输出端，所述的第十八NMOS管的漏极为所述的二值互补 信号输出电路的二值互补信号输出端。
4.根据权利要求3所述的一种基于混值的八值绝热加减法计数器，其特征在于所述的 二值信号输出电路的二值信号输出端和所述的二值互补信号输出电路的二值互补信号输 出端共同级联有一个同时使所述的二值信号输出电路的二值信号输出端输出的二值输出 信号比二值输入信号的相位延迟一个时钟周期和所述的二值互补信号输出电路的二值互补信号输出端输出的二值互补输出信号比二值互补输入信号的相位延迟一个时钟周期的 CTGAL缓冲电路。
5.根据权利要求4所述的一种基于混值的八值绝热加减法计数器，其特征在于所述的 CTGAL缓冲电路包括第十九NMOS管、第二十NMOS管、第二i^一 NMOS管、第二十二 NMOS管、 第二十三NMOS管、第二十四NMOS管、第三PMOS管和第四PMOS管，所述的第十九NMOS管的 栅极和所述的第二十二 NMOS管的栅极均接入幅值电平对应逻辑3的钟控时钟信号，所述 的第十九NMOS管的源极与所述的二值信号输出电路的二值信号输出端相连接，所述的第 十九NMOS管的漏极与所述的第二十NMOS管的栅极相连接，所述的第二十NMOS管的漏极与 所述的第三PMOS管的漏极相连接接入幅值电平对应逻辑3的功率时钟信号，所述的第二十 NMOS管的源极和所述的第三PMOS管的源极相连接，其公共连接端与所述的第二i^一 NMOS 管的漏极相连接，所述的第二十二 NMOS管的源极与所述的二值互补信号输出电路的二值 互补信号输出端相连接，所述的第二十二 NMOS管的漏极与所述的第二十三NMOS管的栅极 相连接，所述的第二十三NMOS管的漏极与所述的第四PMOS管的漏极相连接接入幅值电平 对应逻辑3的功率时钟信号，所述的第二十三NMOS管的源极和所述的第四PMOS管的源极 相连接，其公共连接端与所述的第二十四NMOS管的漏极相连接，所述的第二十一 NMOS管的 源极和所述的第二十四NMOS管的源极均接地，所述的第三PMOS管的栅极分别与所述的第 二十一 NMOS管的栅极和所述的第二十四NMOS管的漏极相连接，所述的第四PMOS管的栅极 分别与所述的第二十四NMOS管的栅极和所述的第二十一 NMOS管的漏极相连接，所述的第 二十一 NMOS管的漏极为所述的二值绝热正循环电路的二值信号输出端，所述的第二十四 NMOS管的漏极为所述的二值绝热正循环电路的二值互补信号输出端。
6.根据权利要求2所述的一种基于混值的八值绝热加减法计数器，其特征在于所述的 0-3逻辑信号产生电路的信号输出端连接有第二十五NMOS管和第二十六NMOS管，所述的第 二十五NMOS管的漏极与所述的第二十六NMOS管的漏极相连接，其公共连接端与所述的0-3 逻辑信号产生电路的信号输出端相连接，所述的第二十五NMOS管的栅极接入所述的第四 信号采样值，所述的第二十六NMOS管的栅极接入所述的第三信号采样值，所述的第二十五 NMOS管的源极与所述的第二十六NMOS管的源极相连接，其公共连接端作为所述的四值绝 热正循环电路的四值信号输出端，所述的0-3逻辑信号产生电路的信号输出端输出的输出 信号通过所述的第三信号采样值和所述的第四信号采样值被选通时，所述的四值绝热正循 环电路的四值信号输出端输出的四值输出信号为所述的0-3逻辑信号产生电路的信号输 出端输出的输出信号；所述的0-3逻辑信号产生电路的互补信号输出端连接有第二十七 NMOS管和第二十八NMOS管，所述的第二十七NMOS管的漏极与所述的第二十八NMOS管的 漏极相连接，其公共连接端与所述的0-3逻辑信号产生电路的互补信号输出端相连接，所 述的第二十七NMOS管的栅极接入所述的第四信号采样值，所述的第二十八NMOS管的栅极 接入所述的第三信号采样值，所述的第二十七NMOS管的源极与所述的第二十八NMOS管的 源极相连接，其公共连接端作为所述的四值绝热正循环电路的四值互补信号输出端，所述 的0-3逻辑信号产生电路的互补信号输出端输出的互补输出信号通过所述的第三信号采 样值和所述的第四信号采样值被选通时，所述的四值绝热正循环电路的四值互补信号输出 端输出的四值互补输出信号为所述的0-3逻辑信号产生电路的互补信号输出端输出的互 补输出信号；所述的1-2逻辑信号产生电路的信号输出端连接有第二十九NMOS管和第三十NMOS管，所述的第二十九NMOS管的漏极与所述的第三十NMOS管的漏极相连接，其公共连 接端与所述的1-2逻辑信号产生电路的信号输出端相连接，所述的第二十九NMOS管的栅极 接入所述的第一信号采样值，所述的第三十NMOS管的栅极接入所述的第二信号采样值，所 述的第二十九NMOS管的源极与所述的第三十NMOS管的源极相连接，其公共连接端作为所 述的四值绝热正循环电路的四值信号输出端，所述的1-2逻辑信号产生电路的信号输出端 输出的输出信号通过所述的第一信号采样值和所述的第二信号采样值被选通时，所述的四 值绝热正循环电路的四值信号输出端输出的四值输出信号为所述的1-2逻辑信号产生电 路的信号输出端输出的输出信号；所述的1-2逻辑信号产生电路的互补信号输出端连接有 第三i^一 NMOS管和第三十二 NMOS管，所述的第三i^一 NMOS管的漏极与所述的第三十二 NMOS管的漏极相连接，其公共连接端与所述的1-2逻辑信号产生电路的互补信号输出端相 连接，所述的第三十一 NMOS管的栅极接入所述的第一信号采样值，所述的第三十二 NMOS 管的栅极接入所述的第二信号采样值，所述的第三十一 NMOS管的源极与所述的第三十二 NMOS管的源极相连接，其公共连接端作为所述的四值绝热正循环电路的四值互补信号输出 端，所述的1-2逻辑信号产生电路的互补信号输出端输出的互补输出信号通过所述的第一 信号采样值和所述的第二信号采样值被选通时，所述的四值绝热正循环电路的四值互补信 号输出端输出的四值互补输出信号为所述的1-2逻辑信号产生电路的互补信号输出端输 出的互补输出信号。
7.根据权利要求2或6所述的一种基于混值的八值绝热加减法计数器，其特征在于 所述的第一子文字运算电路包括第一四值采样模块及主要由第一四值信号输出电路和第 一四值互补信号输出电路构成的第二交叉存贮型模块，所述的第一四值采样模块主要由第 一四值信号采样电路和第二四值信号采样电路组成，所述的第一四值信号采样电路包括第 三十三NMOS管，所述的第二四值信号采样电路包括第三十四NMOS管，所述的第一四值信号 输出电路包括第三十五NMOS管、第三十六NMOS管和第五PMOS管，所述的第一四值互补信 号输出电路包括第三十七NMOS管、第三十八NMOS管和第六PMOS管；所述的第三十三NMOS 管的源极输入四值互补输入信号，所述的第三十三NMOS管的栅极接入幅值电平对应逻辑 3的钟控时钟信号，所述的第三十三NMOS管的漏极与所述的第三十五NMOS管的栅极相连 接，所述的第三十四NMOS管的源极输入四值输入信号，所述的第三十四NMOS管的栅极接入 幅值电平对应逻辑3的钟控时钟信号，所述的第三十四NMOS管的漏极与所述的第三十七 NMOS管的栅极相连接，所述的第三十五NMOS管的漏极、所述的第五PMOS管的漏极、所述的 第三十七NMOS管的漏极和所述的第六PMOS管的漏极相连接接入幅值电平对应逻辑3的功 率时钟信号，所述的第三十五NMOS管的源极与所述的第五PMOS管的源极相连接，其公共连 接端与所述的第三十六NMOS管的漏极相连接，所述的第三十七NMOS管的源极与所述的第 六PMOS管的源极相连接，其公共连接端与所述的第三十八NMOS管的漏极相连接，所述的第 三十六NMOS管的源极和所述的第三十八NMOS管的源极均接地，所述的第五PMOS管的栅极 分别与所述的第三十六NMOS管的栅极和所述的第三十八NMOS管的漏极相连接，所述的第 六PMOS管的栅极分别与所述的第三十八NMOS管的栅极和所述的第三十六NMOS管的漏极 相连接，所述的第三十六NMOS管的漏极为所述的第一子文字运算电路的信号输出端，所述 的第三十八NMOS管的漏极为所述的第一子文字运算电路的互补信号输出端；所述的第二子文字运算电路包括第二四值采样模块及主要由第二四值信号输出电路和第二四值互补信号输出电路构成的第三交叉存贮型模块，所述的第二四值采样模块主要 由第三四值信号采样电路和第四四值信号采样电路组成，所述的第三四值信号采样电路包 括第三十九NMOS管和第四十NMOS管，所述的第四四值信号采样电路包括第四十一 NMOS管 和第四十二 NMOS管，所述的第二四值信号输出电路包括第四十三NMOS管、第四十四NMOS 管、第四十五NMOS管和第七PMOS管，所述的第二四值互补信号输出电路包括第四十六NMOS 管、第四十七NMOS管、第四十八NMOS管和第八PMOS管；所述的第三十九NMOS管的源极和 所述的第四十NMOS管的源极相连接输入四值输入信号，所述的第三十九NMOS管的栅极与 所述的第四十NMOS管的栅极相连接接入幅值电平对应逻辑3的钟控时钟信号，所述的第 三十九NMOS管的漏极与所述的第四十三NMOS管的栅极相连接，所述的第四十NMOS管的 漏极与所述的第四十六NMOS管的栅极相连接，所述的第四十一 NMOS管的源极和所述的第 四十二 NMOS管的源极相连接输入四值互补输入信号，所述的第四十一 NMOS管的栅极与所 述的第四十二 NMOS管的栅极相连接接入幅值电平对应逻辑3的钟控时钟信号，所述的第 四十一 NMOS管的漏极与所述的第四十四NMOS管的栅极相连接，所述的第四十二 NMOS管的 漏极与所述的第四十七NMOS管的栅极相连接，所述的第四十三NMOS管的漏极、所述的第 七PMOS管的漏极、所述的第八PMOS管的漏极、所述的第四十六NMOS管的漏极和所述的第 四十七NMOS管的漏极相连接接入幅值电平对应逻辑3的功率时钟信号，所述的第四十三 NMOS管的源极与所述的第四十四NMOS管的漏极相连接，所述的第四十四NMOS管的源极与 所述的第七PMOS管的源极相连接，其公共连接端与所述的第四十五NMOS管的漏极相连接， 所述的第四十六NMOS管的源极、所述的第四十七NMOS管的源极与所述的第八PMOS管的 源极相连接，其公共连接端与所述的第四十八NMOS管的漏极相连接，所述的第四十五NMOS 管的源极与所述的第四十八NMOS管的源极均接地，所述的第七PMOS管的栅极分别与所述 的第四十五NMOS管的栅极和所述的第四十八NMOS管的漏极相连接，所述的第八PMOS管的 栅极分别与所述的第四十八NMOS管的栅极和所述的第四十五NMOS管的漏极相连接，所述 的第四十五NMOS管的漏极为所述的第二子文字运算电路的信号输出端，所述的第四十八 NMOS管的漏极为所述的第二子文字运算电路的互补信号输出端；所述的第三子文字运算电路的结构与所述的第二子文字运算电路的结构相同； 所述的第四子文字运算电路的结构与所述的第一子文字运算电路的结构基本相同，所 述的第四子文字运算电路中所述的第三十三NMOS管的源极输入四值输入信号，所述的第 三十四NMOS管的源极输入四值互补输入信号。
8.根据权利要求7所述的一种基于混值的八值绝热加减法计数器，其特征在于所述 的0-3逻辑信号产生电路包括第一选通模块、第一采样模块及主要由第一信号输出电路和 第一互补信号输出电路构成的第四交叉存贮型模块，所述的第一选通模块主要由第一信号 选通电路和第二信号选通电路组成，所述的第一信号选通电路包括第四十九NMOS管和第 五十NMOS管，所述的第二信号选通电路包括第五i^一 NMOS管和第五十二 NMOS管，所述的 第一采样模块主要由第一信号采样电路和第二信号采样电路组成，所述的第一信号采样电 路包括第五十三NMOS管，所述的第二信号采样电路包括第五十四NMOS管，所述的第一信号 输出电路包括第五十五NMOS管、第五十六NMOS管和第九PMOS管，所述的第一互补信号输 出电路包括第五十七NMOS管、第五十八NMOS管和第十PMOS管；所述的第四十九NMOS管 的源极输入逻辑值0，所述的第四十九NMOS管的栅极输入所述的第四子文字运算电路的信号输出端输出的输出信号，所述的第五十NMOS管的源极输入逻辑值3，所述的第五十NMOS 管的栅极输入所述的第三子文字运算电路的信号输出端输出的输出信号，所述的第四十九 NMOS管的漏极与所述的第五十NMOS管的漏极相连接，其公共连接端与所述的第五十三 NMOS管的源极相连接，所述的第五十三NMOS管的栅极接入幅值电平对应逻辑3的钟控时 钟信号，所述的第五十三NMOS管的漏极与所述的第五十五NMOS管的栅极相连接，所述的第 五十一 NMOS管的源极输入逻辑值3，所述的第五十一 NMOS管的栅极输入所述的第四子文字 运算电路的信号输出端输出的输出信号，所述的第五十二 NMOS管的源极输入逻辑值0，所 述的第五十二 NMOS管的栅极输入所述的第三子文字运算电路的信号输出端输出的输出信 号，所述的第五十一 NMOS管的漏极与所述的第五十二匪OS管的漏极相连接，其公共连接端 与所述的第五十四NMOS管的源极相连接，所述的第五十四NMOS管的栅极接入幅值电平对 应逻辑3的钟控时钟信号，所述的第五十四NMOS管的漏极与所述的第五十七NMOS管的栅 极相连接，所述的第五十五NMOS管的漏极、所述的第九PMOS管的漏极、所述的第十PMOS管 的漏极和所述的第五十七NMOS管的漏极相连接接入幅值电平对应逻辑3的功率时钟信号， 所述的第五十五NMOS管的源极与所述的第九PMOS管的源极相连接，其公共连接端与所述 的第五十六NMOS管的漏极相连接，所述的第五十七NMOS管的源极与所述的第十PMOS管的 源极相连接，其公共连接端与所述的第五十八NMOS管的漏极相连接，所述的第五十六NMOS 管的源极与所述的第五十八NMOS管的源极均接地，所述的第九PMOS管的栅极分别与所述 的第五十六NMOS管的栅极和所述的第五十八NMOS管的漏极相连接，所述的第十PMOS管的 栅极分别与所述的第五十八NMOS管的栅极和所述的第五十六匪OS管的漏极相连接，所述 的第五十六NMOS管的漏极为所述的0-3逻辑信号产生电路的信号输出端，所述的第五十八 NMOS管的漏极为所述的0-3逻辑信号产生电路的互补信号输出端；所述的1-2逻辑信号产生电路的结构与所述的0-3逻辑信号产生电路的结构基本相 同，所述的1-2逻辑信号产生电路中所述的第四十九NMOS管的源极输入逻辑值1，所述的 第四十九NMOS管的栅极输入所述的第一子文字运算电路的信号输出端输出的输出信号， 所述的第五十NMOS管的源极输入逻辑值2，所述的第五十NMOS管的栅极输入所述的第二 子文字运算电路的信号输出端输出的输出信号，所述的第五十一 NMOS管的源极输入逻辑 值2，所述的第五十一 NMOS管的栅极输入所述的第一子文字运算电路的信号输出端输出的 输出信号，所述的第五十二 NMOS管的源极输入逻辑值1，所述的第五十二 NMOS管的栅极输 入所述的第二子文字运算电路的信号输出端输出的输出信号，所述的第五十五NMOS管的 漏极、所述的第九PMOS管的漏极、所述的第十PMOS管的漏极和所述的第五十七NMOS管的 漏极相连接接入幅值电平对应逻辑2的功率时钟信号，所述的第五十六NMOS管的源极与所 述的第五十八NMOS管的源极相连接接入幅值电平对应逻辑1的功率时钟信号，所述的第 五十六NMOS管的栅极与所述的第五十四NMOS管的漏极相连接，所述的第五十八NMOS管栅 极与所述的第五十三NMOS管的漏极相连接，所述的第九PMOS管的栅极与所述的第五十八 NMOS管的漏极相连接，所述的第十PMOS管的栅极与所述的第五十六NMOS管的漏极相连接， 所述的第五十六NMOS管的漏极为所述的1-2逻辑信号产生电路的信号输出端，所述的第 五十八NMOS管的漏极为所述的1-2逻辑信号产生电路的互补信号输出端。
9.根据权利要求8所述的一种基于混值的八值绝热加减法计数器，其特征在于所述的 第一采样电路包括第五十九NMOS管、第六十NMOS管、第六i^一 NMOS管、第六十二 NMOS管、第六十三NMOS管、第六十四NMOS管、第i^一 PMOS管和第十二 PMOS管，所述的第五十九NMOS 管的源极输入所述的第一子文字运算电路的信号输出端输出的输出信号，所述的第五十九 NMOS管的栅极接入幅值电平对应逻辑3的钟控时钟信号，所述的第五十九NMOS管的漏极与 所述的第六十一 NMOS管的栅极相连接，所述的第六十NMOS管的源极输入所述的第一子文 字运算电路的互补信号输出端输出的互补输出信号，所述的第六十NMOS管的栅极接入幅 值电平对应逻辑3的钟控时钟信号，所述的第六十NMOS管的漏极与所述的第六十三NMOS 管的栅极相连接，所述的第六十一 NMOS管的漏极、所述的第十一 PMOS管的漏极、所述的第 十二 PMOS管的漏极和所述的第六十三NMOS管的漏极相连接接入幅值电平对应逻辑3的功 率时钟信号，所述的第六十一 NMOS管的源极与所述的第十一 PMOS管的源极相连接，其公共 连接端与所述的第六十二匪OS管的漏极相连接，所述的第六十三NMOS管的源极与所述的 第十二 PMOS管的源极相连接，其公共连接端与所述的第六十四NMOS管的漏极相连接，所述 的第六十二 NMOS管的源极与所述的第六十四NMOS管的源极均接地，所述的第十一 PMOS管 的栅极分别与所述的第六十二 NMOS管的栅极和所述的第六十四NMOS管的漏极相连接，所 述的第十二 PMOS管的栅极分别与所述的第六十四匪OS管的栅极和所述的第六十二 NMOS 管的漏极相连接，所述的第六十二 NMOS管的漏极为所述的第一采样电路的信号输出端，所 述的第六十四NMOS管的漏极为所述的第一采样电路的互补信号输出端，所述的第五十九 NMOS管的漏极处采集获得第一信号采样值；所述的第二采样电路的结构、所述的第三采样电路的结构、所述的第四采样电路的结 构均与所述的第一采样电路的结构相同，所述的第二采样电路中所述的第五十九NMOS管 的源极输入所述的第二子文字运算电路的信号输出端输出的输出信号，所述的第六十NMOS 管的源极输入所述的第二子文字运算电路的互补信号输出端输出的互补输出信号，所述的 第五十九NMOS管的漏极处采集获得第二信号采样值；所述的第三采样电路中所述的第 五十九NMOS管的源极输入所述的第三子文字运算电路的信号输出端输出的输出信号，所 述的第六十NMOS管的源极输入所述的第三子文字运算电路的互补信号输出端输出的互补 输出信号，所述的第五十九NMOS管的漏极处采集获得第三信号采样值；所述的第四采样电 路中所述的第五十九NMOS管的源极输入所述的第四子文字运算电路的信号输出端输出 的输出信号，所述的第六十NMOS管的源极输入所述的第四子文字运算电路的互补信号输 出端输出的互补输出信号，所述的第五十九NMOS管的漏极处采集获得第四信号采样值。
10.根据权利要求2所述的一种基于混值的八值绝热加减法计数器，其特征在于所述 的八值绝热进位/借位电路主要由进位/借位采样模块及主要由进位/借位输出电路和 进位/借位互补输出电路组成的第五交叉存贮模块组成，所述的进位/借位采样模块主要 由第一进位/借位采样电路和第二进位/借位采样电路组成，所述的第一进位/借位采样 电路包括第六十五NMOS管、第六十六NMOS管和第六十七NMOS管，所述的第二进位/借位 采样电路包括第六十八NMOS管、第六十九NMOS管和第七十NMOS管，所述的进位/借位输 出电路包括第七i^一 NMOS管、第七十二 NMOS管、第七十三NMOS管、第七十四NMOS管和第 十三PMOS管，所述的进位/借位互补输出电路包括第七十五NMOS管、第七十六匪OS管、第 七十七NMOS管、第七十八NMOS管和第十四PMOS管；所述的第六十五NMOS管的源极与所述 的二值绝热正循环电路的二值信号输出端相连接输入二值输出信号，所述的第六十六NMOS 管的源极与所述的四值绝热正循环电路的四值信号输出端相连接输入四值输出信号，所述的第六十七NMOS管的源极输入进位/借位高电平有效输入信号，所述的第六十五NMOS管 的栅极、所述的第六十六NMOS管的栅极和所述的第六十七NMOS管的栅极相连接接入幅值 电平对应逻辑3的钟控时钟信号，所述的第六十八NMOS管的源极与所述的二值绝热正循环 电路的二值互补信号输出端相连接输入二值互补输出信号，所述的第六十九NMOS管的源 极与所述的四值绝热正循环电路的四值互补信号输出端相连接输入四值互补输出信号，所 述的第七十NMOS管的源极输入进位/借位互补高电平有效输入信号，所述的第六十八NMOS 管的栅极、所述的第六十九NMOS管的栅极和所述的第七十NMOS管的栅极相连接接入幅值 电平对应逻辑3的钟控时钟信号，所述的第六十五NMOS管的漏极与所述的第七十一 NMOS 管的栅极相连接，所述的第六十六NMOS管的漏极与所述的第七十二 NMOS管的栅极相连接， 所述的第六十七NMOS管的漏极与所述的第七十三NMOS管的栅极相连接，所述的第六十八 NMOS管的漏极与所述的第七十七NMOS管的栅极相连接，所述的第六十九NMOS管的漏极 与所述的第七十六NMOS管的栅极相连接，所述的第七十NMOS管的漏极与所述的第七十五 NMOS管的栅极相连接，所述的第七十一匪OS管的漏极、所述的第十三PMOS管的漏极、所述 的第十四PMOS管的漏极、所述的第七十五NMOS管的漏极、所述的第七十六NMOS管的漏极 和所述的第七十七NMOS管的漏极相连接接入幅值电平对应逻辑3的功率时钟信号，所述的 第七十一 NMOS管的源极与所述的第七十二 NMOS管的漏极相连接，所述的第七十二 NMOS管 的源极与所述的第七十三NMOS管的漏极相连接，所述的第七十三NMOS管的源极与所述的 第十三PMOS管的源极相连接，其公共连接端与所述的第七十四NMOS管的漏极相连接，所述 的第七十五NMOS管的源极、所述的第七十六NMOS管的源极、所述的第七十七NMOS管的源 极和所述的第十四PMOS管的源极相连接，其公共连接端与所述的第七十八NMOS管的漏极 相连接，所述的第七十四NMOS管的源极和所述的第七十八NMOS管的源极均接地，所述的第 十三PMOS管的栅极分别与所述的第七十四NMOS管的栅极和所述的第七十八NMOS管的漏 极相连接，所述的第十四PMOS管的栅极分别与所述的第七十八NMOS管的栅极和所述的第 七十四NMOS管的漏极相连接，所述的第七十四NMOS管的漏极为所述的八值绝热进位/借 位电路的进位/借位信号输出端，所述的第七十八NMOS管的漏极为所述的八值绝热进位/ 借位电路的进位/借位互补信号输出端。
全文摘要
本发明公开了一种基于混值的八值绝热加减法计数器，其采用了混值技术、多阈值MOS管控制技术和钟控绝热技术，该计数器主要由八值触发型绝热正循环门和八值绝热进位/借位电路组成，其中八值触发型绝热正循环门由二值绝热正循环电路和四值绝热正循环电路组成，四值绝热正循环电路的文字运算电路控制逻辑信号产生电路产生四值逻辑信号；本计数器利用钟控NMOS管对输入信号进行采样，通过采样值、自举操作的NMOS管和交叉存贮型结构使得输出负载跟随功率时钟实现逻辑赋值和能量回收，在保证电路具有正确的逻辑功能的前提下，有效降低了功耗，提高了集成电路的工作可靠性。
文档编号G06F7/72GK101968733SQ20101050094
公开日2011年2月9日 申请日期2010年10月9日 优先权日2010年10月9日
发明者汪鹏君, 高虹 申请人:宁波大学