Rgb信号传输缓存器的制作方法

文档序号:6344912阅读:180来源:国知局
专利名称:Rgb信号传输缓存器的制作方法
技术领域
本实用新型涉及一种数据传输缓存器,特别是图形RGB信号传输的缓 存器。
背景技术
在图形数据处理中会有较多的信号传输,如现在的普通投影仪中都有 大量的RGB信号通过数据传输缓存器传递给输出整形模块。一般数据传输缓存器的核心部 件是RAM,现在有单口或双口的RAM,单口 RAM的成本较低,但不能同时读写,数据传输效率 较低。双口 RAM可以同时读写,不易数据堵塞,但同时对相同数据空间读写操作时有冲突, 而且价格昂贵。如果投影仪等设备中为了控制成本采用单口 RAM容易影响性能,但是使用 双口 RAM改进性能则大大提高了价格,目前还没有性价比高的解决方案。技术内容针对现有技术的不足,本实用新型提供一种成本低,数据传输效率高的 RGB信号传输缓存器。本实用新型包括内置RAM及相应的地址总线,该RAM为偶数位的单口 RAM,外部 数据接口依次通过时钟选择单元、并列的第一及第二数据缓冲模块连接MM的写入端;RAM 的读出端则依次通过另一时钟选择单元、并列的第三及第四数据缓冲模块连接外部数据接 口,且各数据缓冲模块的位数是RAM的一半,构成双口 RAM式功能结构。本实用新型在写入数据时,利用外部奇次时钟周期,先将一半数据送入第一数据 缓冲模块,紧跟的偶次时钟周期时,将剩余一半数据送入第二数据缓冲模块并同时作用于 单口 RAM,同时将所有数据写入单口 RAM内。读取时类似,奇次时钟周期读出全部数据但仅 送出一半,偶次时钟周期时剩余的也一起送出。本实用新型利用单口 RAM实现了高速双口 RAM的功能,大大提高了传输效率,解决了同时读写的冲突,并使成本明显减少,性价比高。
以下结合附图和实施例进一步说明本实用新型。


图1是实施例的电路结构示意图;图2是RAM写入过程的时序示意图;图3是RAM读取过程的时序示意图。实施例如图1所示,内置RAM配有相应的地址总线,该RAM为偶数位的单口 RAM, 外部数据接口依次通过时钟选择单元、并列的第一及第二数据缓冲模块连接RAM的写入 端;RAM的读出端则依次通过另一时钟选择单元、并列的第三及第四数据缓冲模块连接外 部数据接口,且各数据缓冲模块的位数是RAM的一半,构成双口 RAM式功能结构。由于RGB 信号中传输数据较多为双字节,本实施例采用16位的单口 RAM,各数据缓冲模块的位数是8 位,构成8位双口 RAM式功能结构。写入数据时,如图2所示,过程分为两个时钟周期,奇次时钟周期将第一个字节的 数据通过时钟选择单元传递到第一数据缓冲模块中,但此时钟对内部的16位单口 RAM无 效。紧跟的偶次时钟周期时将第二个字节的数据通过时钟选择单元写入第二数据缓冲模块 中,同时,此次时钟作用于内部16位单口 RAM,将双字节共16位数据都写入16位RAM中存 储,依次循环。因此在写操作时,对于内部单口 RAM仅是偶次时钟有效,从器件外部看来,则 是一个时钟写入一字节数据。读取数据时,如图3所示,类似的,奇次时钟周期作用于内部16位RAM,读出全部两字节的数据,但相应的时钟选择单元仅将其中一个字节的数据经第三数据缓冲模块传送出 去。紧跟的偶次时钟周期对内部16位RAM无效,只通过时钟选择单元将第二个字节的数据 经第四数据缓冲模块传送出去,依次循环。对于内部16位单口 RAM,读操作时,仅奇次时钟 有效,而从器件外部看来,则是一个时钟读出一字节数据。 所以,这种设计对此缓存器中使用的16位单口 RAM而言,读、写数据时,内部RAM 的真实工作时钟分别来自器件外部的奇、偶次时钟,而从器件外部看来则如同8位双口 RAM,这样很好解决了同时读写的冲突,还大大提高了数据的传送效率,也有效地降低了成 本。
权利要求一种RGB信号传输缓存器,包括内置RAM及相应的地址总线,其特征为该RAM为偶数位的单口RAM,外部数据接口依次通过时钟选择单元、并列的第一及第二数据缓冲模块连接RAM的写入端;RAM 的读出端则依次通过另一时钟选择单元、并列的第三及第四数据缓冲模块连接外部数据接口,且各数据缓冲模块的位数是RAM的一半,构成双口RAM式功能结构。
2.根据权利要求1所述的RGB信号传输缓存器,其特征为所述RAM为16位的单口 RAM,各数据缓冲模块的位数是8位,构成8位双口 RAM式功能结构。
专利摘要一种RGB信号传输缓存器,包括内置RAM及相应的地址总线,该RAM为偶数位的单口RAM,外部数据接口依次通过时钟选择单元、并列的第一及第二数据缓冲模块连接RAM的写入端;RAM 的读出端则依次通过另一时钟选择单元、并列的第三及第四数据缓冲模块连接外部数据接口。本实用新型在写入数据时,利用外部奇次时钟周期先将一半数据送入,偶次时钟周期时将剩余一半数据送入并同时将所有数据写入RAM内。读取时类似,奇次时钟周期读出全部数据但仅送出一半,偶次时钟周期时剩余的也一起送出。本实用新型利用单口RAM实现了高速双口RAM的功能,大大提高了传输效率,解决了同时读写的冲突,并使成本明显减少,性价比高。
文档编号G06F13/38GK201725329SQ20102029533
公开日2011年1月26日 申请日期2010年8月18日 优先权日2010年8月18日
发明者华东, 赵渝青 申请人:温州育才实业有限公司
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