专利名称：嵌入式系统的制作方法
技术领域：
本发明涉及ー种嵌入式系统。
背景技术：
随着半导体技术的飞速发展，ARM (Advanced RISC Machines, 一类微处理器的通称)处理器的处理能力也越来越强，但是由于产品要求有完善的功能，而实现这些功能仅仅依靠ARM处理器的片上资源则无法满足，需要一定的外围处理器，故基于ARM处理器的嵌入式系统的应用越来越广泛，且嵌入式产品已经广泛分布于军事、消费电子、通信、エ业控制等各个领域。
如图I所示，为ー电子装置中嵌入式系统1000的外围处理器与ARM处理器之间的传统连接方式示意图。在该图中，嵌入式系统1000包括一 64位的ARM处理器1101、8个8位的外围处理器1201-1208和8个8位的数据锁存器1301-1308。该ARM处理器1101包括64个弓I脚，对应表示为date
，可分为8个8位的地址段date
、date [8:15]、date[16:23]、date[24:31]、date[32:39]、date[40:47]、date[48:55]和 date[56:63]。该8个数据锁存器1301-1308分别与该8个处理器1201-1208和该8个8位的地址段相连，用于缓冲该ARM处理器1101及对应的外围处理器之间的数据传输。即，这8个外围处理器1201-1208并行连接且每一外围处理器通过ー对应的数据锁存器与该ARM处理器1101上对应的8位引脚相连。例如，数据锁存器1302分别与外围处理器1202的8个引脚及ARM处理器1101的地址段date[8:15]相连，用于缓冲处理器1202与ARM处理器1101之间的数据传输。采用这种连接方式，当其中任意一个外围处理器有数据经数据锁存器传输到ARM处理器1101上时，处理器1101即需要中断而读取来自数据总线上的数据。故该种设计的ARM处理器1101的中断频率较高，处理效率低，不利于多任务处理。
发明内容
有鉴于此，有必要提供ー种嵌入式系统，以解决上述问题。该嵌入式系统包括一 a位引脚的ARM处理器、N个b位引脚的外围处理器，该a为b的N倍，该嵌入式系统还包括一连接转换芯片，该连接转换芯片分别与该ARM处理器和该N个外围处理器电连接,用于在ARM处理器和N个外围的处理器之间进行数据转换与传输，将ARM处理器输出的a位并行输出转换成N个b位的并行数据后依次发送给对应的外围处理器，并依次接收该N个外围处理器的b位并行数据，将其转换成一 a位并行数据后发送至该ARM处理器。通过本发明嵌入式系统中连接转换芯片的设置，可以在ARM处理器和外围处理器之间进行数据转换与传输，且每当该连接转换芯片收集齐所有外围处理器上的数据后才以中断的方法传输给ARM处理器，以减少ARM处理器中断的频率，提高ARM处理器的处理效率。
图I为电子装置中嵌入式系统的外围处理器与ARM处理器之间的传统连接方式示意图。图2为本发明一实施方式中嵌入式系统的外围处理器与ARM处理器之间的连接方式示意图。图3为图2的模块图。主要元件符号说明
权利要求
1.ー种嵌入式系统，包括一 a位引脚的ARM处理器、N个b位引脚的外围处理器，该a为b的N倍，其特征在于，该嵌入式系统还包括一连接转换芯片，该连接转换芯片分别与该ARM处理器和该N个外围处理器电连接，用于在ARM处理器和N个外围的处理器之间进行数据转换与传输，将ARM处理器输出的a位并行数据转换成N个b位的并行数据后依次发送给对应的外围处理器，并依次接收该N个外围处理器的b位并行数据，将其转换成一 a位并行数据后发送至该ARM处理器。
2.如权利要求I所述的嵌入式系统，其特征在于，该连接转换芯片包括一处理单元、一FIFO和一输入输出控制单元，该输入输出控制单元读取ARM处理器上的a位并行数据或者外围处理器上的N个b位的并行数据，并将该读取的数据传输至FIFO进行缓存；该处理单元利用FIFO的性质将该a位的并行数据转换成Nfb位的并行数据或者将该Nfb位的并行数据转换成ー个a位的并行数据；该输入输出控制单元还将转换后的N个b位的并行数据分别依次发送至N个外围处理器或者将转换后的a位的并行数据发送至该ARM处理器。
3.如权利要求2所述的嵌入式系统，其特征在于，当ARM处理器向N个外围处理器传输a位的并行数据时，该输入输出控制单元读取ARM处理器总线上的a位并行数据至FIFO，将该a位的并行数据转换成Nfb位的并行数据，将该Nfb位的并行数据分别依次发送给对应的外围处理器； 当外围处理器向ARM处理器传输数据时,该输入输出控制单兀分别读取处于姆个外围处理器上的b位数据至该FIFO，并利用FIFO先进先出的性质，将该N个b位的并行数据转换成a位的并行数据，并将该a位的并行数据通过总线发送给ARM处理器进行处理。
4.如权利要求3所述的嵌入式系统，其特征在于，该N个外围处理器通过ー复用接ロ而分别与该连接转换芯片相连。
5.如权利要求I所述的嵌入式系统，其特征在干，ARM处理器与连接转换芯片之间通过SPI总线进行相互连接。
6.如权利要求5所述的嵌入式系统，其特征在干，ARM处理器与连接转换芯片之间的数据传输通过DMA中断模式进行。
7.如权利要求I所述的嵌入式系统，其特征在于，该连接芯片为CPLD芯片或FPGA芯片。
8.如权利要求I所述的嵌入式系统,其特征在于，a为64,b为8且N为8或b为16且N为4。
全文摘要
一种嵌入式系统包括一a位引脚的ARM处理器、N个b位引脚的外围处理器，该a为b的N倍，还包括连接转换芯片，该连接转换芯片分别与ARM处理器和该N个外围处理器电连接，在ARM处理器和N个外围的处理器之间进行数据转换与传输，将ARM处理器输出的a位并行输出转换成N个b位的并行数据后依次发送给对应的外围处理器，并依次接收该N个外围处理器的b位并行数据，将其转换成一a位并行数据后发送至该ARM处理器。通过本发明的嵌入式系统，可以减少ARM处理器中断的频率，提高ARM处理器的处理效率。
文档编号G06F1/16GK102759952SQ20111011057
公开日2012年10月31日 申请日期2011年4月29日 优先权日2011年4月29日
发明者黄仁文 申请人:富泰华工业(深圳)有限公司, 鸿海精密工业股份有限公司