专利名称：一种fpga原型验证板堆叠的时钟同步装置及系统的制作方法
技术领域：
本发明属于FPGA原型验证技术领域，特别地涉及一种FPGA原型验证板堆叠的时钟同步装置及系统。
背景技术：
现场可编程门阵列(Field Program Gate Array, FPGA)原型验证是一种在FPGA上搭建片上系统(System on Chip, S0C)和专用集成电路(Application SpecificIntegrated Circuit, ASIC)设计原型的方法学,可以方便的进行硬件验证和早期软件开发，此方法学也称为ASIC原型验证或SOC原型验证，可以加快ASIC等设计的开发，缩短研发周期，降低ASIC应用系统的开发成本，提高了流片的成功率。在FPGA原型验证领域，当单板的FPGA逻辑门的容量还达不到用户的逻辑需求时，往往会采用堆叠的方法。FPGA可以通过互连IO的连接来实现信号的相互传递。设计FPGA原型验证板的堆叠方案时，时钟同步的设计显得极为重要。考虑到复杂的S0C/ASIC设计，需要多层板的FPGA协同完成，必然会要产生同步的时钟源的需求。FPGA原型验证板时钟源的同步质量的好坏，往往直接决定了可验证的S0C/ASIC设计的复杂度。现有技术中，在FPGA原型验证领域，时钟同步的实现往往是通过共用单个晶振，或者共用单个可编程时钟，通过时钟源到各片FPGA的PCB走线一致来实现单层板内多片FPGA时钟同步。对于多层板则还需要借助于延时相等连接线来实现时钟同步。这种方法既受到单个晶振或者单个可编程时钟共用管脚的限制，也受到连接线质量的影响，同步时钟的数量难以灵活改变，而且质量也会得不到保证。
发明内容
为解决上述问题，本发明的目的在于提供一种FPGA原型验证板堆叠的时钟同步装置，用以通过主控芯片内锁相环反馈，主控芯片内部走线和外部PCB板相应的走线时延相等，使得输出至各从FPGA芯片的时钟实现同步。本发明的又一目的在于提供一种FPGA原型验证板堆叠的时钟同步系统，主FPGA原型验证板和从FPGA原型验证板通过高速接口堆叠,用于通过主控芯片内锁相环反馈,主控芯片内部走线和外部PCB板相应的走线时延相等，且相对应的信号传输线路的走线时延相等，使得输出至各从FPGA芯片的时钟实现同步。为实现上述目的，本发明的技术方案为:一种FPGA原型验证板堆叠的时钟同步装置，包括时钟芯片，主控芯片，至少一个从FPGA芯片和高速接口，其中主控芯片进一步包括第一数据选择器，第二数据选择器，时钟管理单元和全局时钟缓冲器，主控芯片包括本地时钟输入引脚，堆叠时钟输入引脚，选择信号输入引脚，反馈时钟输入引脚，从FPGA时钟同步时钟信号输出引脚，反馈时钟同步时钟信号输出引脚和高速接口同步时钟信号输出引脚，所述时钟芯片用于产生本地晶振时钟信号；
所述第一数据选择器的两个输入端口分别通过本地时钟输入引脚输入本地晶振时钟信号，通过堆叠时钟输入引脚输入堆叠时钟输入信号，通过选择信号引脚的高低电平控制输入为本地晶振时钟信号或堆叠时钟输入信号；所述第二数据选择器的两个输入端口通过反馈时钟输入引脚输入反馈时钟输入信号，通过选择信号输入引脚的高低电平控制输入为任一的反馈时钟输入信号；所述第一数据选择器的输出端口的输出信号输入至时钟管理单元的时钟输入端口，第二数据选择器的输出端口的输出信号输入至时钟管理单元的反馈时钟输入端口；所述时钟管理单元的输出端口的输出信号输入至全局时钟缓冲器，再通过全局时钟缓冲器输出多路同步时钟信号，通过从FPGA时钟同步时钟信号输出引脚输出FPGA时钟同步时钟信号至从FPGA芯片，通过高速接口同步时钟信号输出引脚输出高速接口同步时钟信号，通过反馈时钟同步时钟信号输出引脚输出反馈时钟同步时钟信号至反馈时钟输入引脚，时钟管理单元的锁相环调整时钟管理单元的时钟输入端口以及反馈时钟输入端口同频同相。优选地，通过芯片内部走线等长的方法，本地时钟输入引脚到第一数据选择器的走线时延，堆叠时钟输入引脚到第一数据选择器的走线时延，以及反馈时钟输入引脚到第二数据选择器的走线时延相等；第一数据选择器的输出端口到时钟管理单元的时钟输入信号端口的走线时延与第二数据选择器的输出端口到时钟管理单元的反馈时钟输入端口的走线时延相等；全局时钟缓冲器输出端口分别到从FPGA时钟同步时钟信号输出引脚，反馈时钟同步时钟信号输出引脚和高速接口同步时钟信号输出引脚的走线时延相等；通过外部PCB走线等长的方法，使得从FPGA时钟同步时钟信号输出引脚到从FPGA芯片的走线时延和反馈时钟同步时钟信号输出引脚到反馈时钟输入引脚的走线时延相等。优选地，所述时钟管理单元的锁相环为数字锁相环或模拟锁相环。一种FPGA原型验证板堆叠的时钟同步系统，包括若干如上所述的FPGA原型验证板堆叠的时钟同步装置，其中一套设置在主FPGA原型验证板上，另外的设置在从FPGA原型验证板上，主FPGA原型验证板与从FPGA原型验证板通过高速接口进行堆叠，主FPGA原型验证板的高速接口同步时钟信号输入至从FPGA原型验证板的堆叠时钟输入引脚，对于主FPGA原型验证板，通过选择信号引脚的高低电平控制第一数据选择器的输入为本地晶振时钟信号，对于从FPGA原型验证板，通过选择信号引脚的高低电平控制第一数据选择器的输入为堆叠时钟输入信号，主FPGA原型验证板的主控芯片的高速接口同步时钟信号输出引脚到高速接口的走线时延，主FPGA原型验证板的高速接口到从板的高速接口的接口传播时延，从FPGA原型验证板的高速接口到从FPGA原型验证板的堆叠时钟输入引脚的走线时延之和与从FPGA时钟同步时钟信号输出引脚到从FPGA芯片的走线时延相等。与现有技术相比，本发明具有以下技术效果:(I)时钟芯片提供时钟源给主控芯片，主控芯片内的时钟管理单元模块通过外部反馈来实现锁相环电路，并通过主控芯片内部的布线方法来实现主控芯片时钟输出管脚的时钟同步，简化了电路设计结构，提高了时钟同步效率；
(2)从板的主控芯片利用数据选择器选择堆叠时钟作为时钟源，同时保证两种时钟源从主控芯片的输入管脚到时钟管理单元模块的时钟输入和反馈信号从主控芯片的输入管脚到时钟管理单元模块的反馈时钟输入的时延相等，简化了电路设计结构，提高了时钟同步效率；(3)主FPGA原型验证板的主控芯片和从FPGA原型验证板的主控芯片堆叠时，通过外部的PCB走线等长的方法使得反馈线到板内的FPGA的时钟线以及通过堆叠接口到的从FPGA原型验证板的主控芯片的主控芯片时钟线时延相等实现输出的时钟同步，简化了电路设计结构，提高了时钟同步效率和精度。
图1为本发明实施例的FPGA原型验证板堆叠的时钟同步装置的原理结构图；图2为本发明实施例的FPGA原型验证板堆叠的时钟同步系统的原理机构图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。相反，本发明涵盖任何由权利要求定义的在本发明的精髓和范围上做的替代、修改、等效方法以及方案。进一步，为了使公众对本发明有更好的了解，在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。参考图1，所示为本发明实施例的FPGA原型验证板堆叠的时钟同步装置的原理结构图，为了简化示例图的结构，图中以一块主控芯片带两块从FPGA芯片为例对本发明实施例进行说明。本领域内的技术人员应该可以理解，具体应用过程中并不以主控芯片所带的从FPGA芯片的个数对本发明进行限定。如图1所示，本发明实施例的FPGA原型验证板堆叠的时钟同步装置包括时钟芯片10，主控芯片20，两块从FPGA芯片，分别为第一从FPGA芯片213和第二从FPGA芯片214，以及高速接口 30，其中主控芯片20进一步包括第一数据选择器201，第二数据选择器202，时钟管理单元203和全局时钟缓冲器204，主控芯片20包括本地时钟输入引脚205,堆叠时钟输入引脚206,选择信号输入引脚207,反馈时钟输入引脚208，从FPGA时钟同步时钟信号输出引脚，反馈时钟同步时钟信号输出引脚209和高速接口同步时钟信号输出引脚210。时钟芯片10用于产生本地晶振时钟信号；第一数据选择器201的两个输入端口分别通过本地时钟输入引脚205输入本地晶振时钟信号L0C_CLK，通过堆叠时钟输入引脚206输入堆叠时钟输入信号ST_CLLK,通过选择信号引脚207的高低电平SEL控制输入为本地晶振时钟信号L0C_CLK或堆叠时钟输入信号ST_CLLK，在具体应用实例中，若作为主FPGA原型验证板上的时钟同步装置，则选择本地晶振时钟信号L0C_CLK作为主控芯片的输入；若为从FPGA原型验证板上的时钟同步装置，则选择堆叠时钟输入信号ST_CLLK作为主控芯片的输入。通过以上设置，不管作为主FPGA原型验证板还是从FPGA原型验证板，此FPGA原型验证板堆叠的时钟同步装置都可以灵活适应，提高了 FPGA原型验证板堆叠的时钟同步装置的应用范围。第二数据选择器202的两个输入端口通过反馈时钟输入引脚208输入反馈时钟输入信号FB_CLK，通过选择信号输入引脚207的高低电平SEL控制输入为任一的反馈时钟输入信号，因为都是输入同一个反馈时钟输入信号。通过以上设置，实现了选择信号输入引脚207的复用，简化了电路结构设计，减小了系统误差引入。第一数据选择器201的输出端口的输出信号输入至时钟管理单元203的时钟输入端口 CLKIN，第二数据选择器202的输出端口的输出信号输入至时钟管理单元203的反馈时钟输入端口CLKFB ;时钟管理单元的输出端口 CLKOUT的输出信号输入至全局时钟缓冲器，再通过全局时钟缓冲器输出多路同步时钟信号，通过从FPGA时钟同步时钟信号输出引脚输出FPGA时钟同步时钟信号至从FPGA芯片，通过高速接口同步时钟信号输出引脚210输出高速接口同步时钟信号，通过反馈时钟同步时钟信号输出引脚209输出反馈时钟同步时钟信号至反馈时钟输入引脚，时钟管理单元的锁相环调整时钟管理单元203的时钟输入端口 CLKIN以及反馈时钟输入端口 CLKFB同频同相。通过全局缓冲器的设置，减少了时钟管理单元的时钟输出到主控芯片的时钟输出管脚间的延时，降低了手工布局布线来使得各时钟输出延时相等的难度。通过芯片内部走线等长的方法，本地时钟输入引脚205到第一数据选择器201的走线时延Tin_loc,堆叠时钟输入引脚206到第一数据选择器201的走线时延Tin_st,以及反馈时钟输入引脚208到第二数据选择器202的走线时延Tin_fbl相等；第一数据选择器201的输出端口到时钟管理单元203的时钟输入信号端口的走线时延Tin_clk与第二数据选择器202的输出端口到时钟管理单元203的反馈时钟输入端口的走线时延Tin_fb2相等，满足以上条件即满足:Tin_loc+Tin_clk = Tin_st+Tin_clk = Tin_fbl+Tin_fb2,可以使时钟管理单元内的时钟输入信号端口和反馈时钟输入端口处的时钟信号同步，全局时钟缓冲器204输出端口分别到第一从FPGA时钟同步时钟信号输出引脚的时延To_fpgal，到第二从FPGA时钟同步时钟信号输出引脚的时延To_fpga2，到反馈时钟同步时钟信号输出引脚209的时延To_fb和高速接口同步时钟信号输出引脚210的走线时延To_st相等，即:To_fpgal = To_fpga2 = To_st = To_fb,满足这个条件可以使主控芯片的四个时钟输出信号保持时钟同步。通过外部PCB走线等长的方法，使得从FPGA时钟同步时钟信号输出引脚到从FPGA芯片的走线时延，反馈时钟同步时钟信号输出引脚209到反馈时钟输入引脚208的走线时延相等，图示所示即为 Tex_fpgal = Tex_fpga2 = Tex_fb。在具体的应用实例中，时钟管理单元的锁相环为数字锁相环或模拟锁相环。数字锁相环是基于数字抽样方式，在输入时钟和反馈时钟之间插入延迟，使输入数字和反馈时钟的上升沿一致来实现的；模拟锁相环使用了电压控制延迟，用VCO来实现和数字锁相环中类似的延迟功能。它们的区别在于:模拟锁相环频率调节的范围更大，而数字锁相环在相位控制上做的更好些，抗噪性更强。通过以上实施例提供了一种FPGA原型验证板堆叠的时钟同步装置，能保证单板内很好的实现时钟同步。同时此装置很适合设置在FPGA多个进行堆叠时钟同步，以下对通过此装置实现的本发明实施例的FPGA原型验证板堆叠的时钟同步系统进行详细的说明。参考图2，所示为本发明实施例的一种FPGA原型验证板堆叠的时钟同步系统，包括若干上述实施例中的FPGA原型验证板堆叠的时钟同步装置，其中一套设置在主FPGA原型验证板上，另外的设置在从FPGA原型验证板上，图示中为了简化系统结构，以包括一块主FPGA原型验证板和一块从FPGA验证板为例对本发明的技术方案进行说明。本领域内的技术人员应该可以理解，其并不对本发明实施例中可包含的FPGA原型验证板的个数进行限定。主FPGA原型验证板与从FPGA原型验证板通过高速接口进行堆叠，主FPGA原型验证板的高速接口同步时钟信号输入至从FPGA原型验证板的堆叠时钟输入引脚，对于主FPGA原型验证板，通过选择信号引脚的高低电平控制第一数据选择器的输入为本地晶振时钟信号，对于从FPGA原型验证板，通过选择信号引脚的高低电平控制第一数据选择器的输入为堆叠时钟输入信号。同时应满足，主FPGA原型验证板的主控芯片的高速接口同步时钟信号输出引脚到高速接口的走线时延Tex_st,主FPGA原型验证板的高速接口到从板的高速接口的接口传播时延TexJ，从FPGA原型验证板的高速接口到从FPGA原型验证板的堆叠时钟输入引脚的走线时延Tex_st之和2*TeX_St+TeX_j与从FPGA时钟同步时钟信号输出引脚到从FPGA芯片的走线时延相等Tex_fpgal,即满足Tex_fpgal = Tex_fpga2 = Tex_fb =2氺Tex_st+Tex_j。即在FPGA原型验证板堆叠的状态下，同时满足To_fpgal = To_fpga2 = To_st =To_fb,Tex_fpgal = Tex_fpga2 = T ex_fb = 2*Tex_st+Tex_j,同时满足以上情况，可以使得主FPGA原型验证板的FPGA的时钟输入管脚处的时钟信号和经过堆叠接口到从FPGA原型验证板的ST_CLK管脚处的时钟信号保持同步，实现多块FPGA原型验证板堆叠的从FPGA芯片的时钟同步。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种FPGA原型验证板堆叠的时钟同步装置，其特征在于，包括时钟芯片，主控芯片，至少一个从FPGA芯片和高速接口，其中主控芯片进一步包括第一数据选择器，第二数据选择器，时钟管理单元和全局时钟缓冲器，主控芯片包括本地时钟输入引脚，堆叠时钟输入引脚，选择信号输入引脚，反馈时钟输入引脚，从FPGA时钟同步时钟信号输出引脚，反馈时钟同步时钟信号输出引脚和高速接口同步时钟信号输出引脚， 所述时钟芯片用于产生本地晶振时钟信号； 所述第一数据选择器的两个输入端口分别通过本地时钟输入引脚输入本地晶振时钟信号，通过堆叠时钟输入引脚输入堆叠时钟输入信号，通过选择信号引脚的高低电平控制输入为本地晶振时钟信号或堆叠时钟输入信号； 所述第二数据选择器的两个输入端口通过反馈时钟输入引脚输入反馈时钟输入信号，通过选择信号输入引脚的高低电平控制输入为任一的反馈时钟输入信号； 所述第一数据选择器的输出端口的输出信号输入至时钟管理单元的时钟输入端口，第二数据选择器的输出端口的输出信号输入至时钟管理单元的反馈时钟输入端口； 所述时钟管理单元的输出端口的输出信号输入至全局时钟缓冲器，再通过全局时钟缓冲器输出多路同步时钟信号，通过从FPGA时钟同步时钟信号输出引脚输出FPGA时钟同步时钟信号至从FPGA芯片，通 过高速接口同步时钟信号输出引脚输出高速接口同步时钟信号，通过反馈时钟同步时钟信号输出引脚输出反馈时钟同步时钟信号至反馈时钟输入引脚，时钟管理单元的锁相环调整时钟管理单元的时钟输入端口以及反馈时钟输入端口同频同相。
2.根据权利要求1所述的FPGA原型验证板堆叠的时钟同步装置，其特征在于， 通过芯片内部走线等长的方法，本地时钟输入引脚到第一数据选择器的走线时延，堆叠时钟输入引脚到第一数据选择器的走线时延，以及反馈时钟输入引脚到第二数据选择器的走线时延相等； 第一数据选择器的输出端口到时钟管理单元的时钟输入信号端口的走线时延与第二数据选择器的输出端口到时钟管理单元的反馈时钟输入端口的走线时延相等； 全局时钟缓冲器输出端口分别到从FPGA时钟同步时钟信号输出引脚，反馈时钟同步时钟信号输出引脚和高速接口同步时钟信号输出引脚的走线时延相等； 通过外部PCB走线等长的方法，使得从FPGA时钟同步时钟信号输出引脚到从FPGA芯片的走线时延和反馈时钟同步时钟信号输出引脚到反馈时钟输入引脚的走线时延相等。
3.根据权利要求1至2任一所述的FPGA原型验证板堆叠的时钟同步装置，其特征在于，所述时钟管理单元的锁相环为数字锁相环或模拟锁相环。
4.一种FPGA原型验证板堆叠的时钟同步系统，其特征在于，包括若干如权利要求1至3任一所述的FPGA原型验证板堆叠的时钟同步装置，其中一套设置在主FPGA原型验证板上，另外的设置在从FPGA原型验证板上，主FPGA原型验证板与从FPGA原型验证板通过高速接口进行堆叠，主FPGA原型验证板的高速接口同步时钟信号输入至从FPGA原型验证板的堆叠时钟输入引脚， 对于主FPGA原型验证板，通过选择信号引脚的高低电平控制第一数据选择器的输入为本地晶振时钟信号， 对于从FPGA原型验证板，通过选择信号引脚的高低电平控制第一数据选择器的输入为堆叠时钟输入信号， 主FPGA原型验证板的主控芯片的高速接口同步时钟信号输出引脚到高速接口的走线时延，主FPGA原型验证板的高速接口到从板的高速接口的接口传播时延，从FPGA原型验证板的高速接口到从FPGA原型验证板的堆叠时钟输入引脚的走线时延之和与从FPGA时钟同步时钟信号输出引脚到从FPGA芯`片的走线时延相等。
全文摘要
本发明实施例公开了一种FPGA原型验证板堆叠的时钟同步装置及系统。其中的FPGA原型验证板堆叠的时钟同步装置包括时钟芯片，主控芯片，至少一个从FPGA芯片和高速接口，其中主控芯片进一步包括第一数据选择器，第二数据选择器，时钟管理单元和全局时钟缓冲器，主控芯片包括本地时钟输入引脚，堆叠时钟输入引脚，选择信号输入引脚，反馈时钟输入引脚，从FPGA时钟同步时钟信号输出引脚，反馈时钟同步时钟信号输出引脚和高速接口同步时钟信号输出引脚。本发明实施例用以通过主控芯片内锁相环反馈，主控芯片内部走线和外部PCB板相应的走线时延相等，使得输出至各从FPGA芯片的时钟实现同步。
文档编号G06F11/26GK103105889SQ201310023059
公开日2013年5月15日 申请日期2013年1月21日 优先权日2013年1月21日
发明者郑利浩 申请人:杭州乔微电子科技有限公司