Cpu的总线测试装置及其方法
【专利摘要】本发明之一种CPU的总线测试装置及其方法，所述测试装置与一CPU模块连接，该CPU模块与一内存模块连接。所述CPU模块包含多个CPU，而该多个CPU又分别包含一一级缓存，该多个CPU分别通过多条QPI总线与其他CPU的一级缓存连接，所述内存模块包含多个内存，所述总线测试装置包含一读取控制模块、一写入控制模块以及一数据刷新模块，该测试装置通过控制多个CPU之间的相互读取和写入操作测试出每条QPI总线的访问速度，为服务器产品的合格性判断提供依据。本发明还提供了一种CPU的总线测试方法。
【专利说明】CPU的总线测试装置及其方法
【技术领域】
[0001] 本发明涉及一种服务器系统的总线测试装置及其方法，尤其涉及一种测试QPI总 线的装置及其方法。
【背景技术】
[0002] 随着互联网技术的快速发展，服务器系统给人们的生活带来了越来越大的便利。 传统的服务器只有一个CPU (中央处理器)，这样的架构已经不能满足对数据的处理要求，所 以产生了一种SMP系统(多处理机系统)，配合FSB (前端总线）技术，服务器的数据处理能 力有了大幅度的提高。但是，FSB技术需要北桥芯片作为多个CPU之间的数据通信桥梁，原 本只需要在CPU之间传输的数据访问速度因北桥芯片的加入而大大变慢，为了解决这一问 题，一种新的QPI (快速通道互联）总线技术应运而生。QPI总线技术使多个CPU之间的数 据直接传输成为可能，数据访问速度也因此大大提高。在对使用QPI总线技术的服务器产 品进行测试时，往往需要检测QPI总线的实际访问速度，以判断服务器产品的实际性能是 否达到设计要求。
【发明内容】
[0003] 有鉴于此，有必要提供一种对SMP系统的QPI总线访问速度进行测试的装置及其 方法。
[0004] 本发明提供了一种CPU的总线测试装置，所述总线测试装置与一 CPU模块相连，该 (PU模块与一内存模块连接，该CPU模块中设置多个CPU，该多个CPU通过多条QPI总线连 接，该总线测试装置包括： 一读取控制模块，用于向所述CPU模块中的CPU发送读取操作指令，并计算读取速度； 一写入控制模块，用于向所述CPU模块中的CPU发送写入操作指令，并计算写入速度； 以及 一数据刷新模块，用于在所述CPU模块中的CPU完成读取或者写入操作后清空对应一 级缓存中的数据。
[0005] 本发明还提供了一种CPU的总线测试方法，能够通过多个CPU之间的相互读取和 写入操作测试出每条QPI总线的访问速度，该方法包括： a. 向所述CPU模块中的CPU发送一读取操作指令，并根据读取时间和读取数据的大小 计算读取速度； b. 向所述CPU模块中完成读取操作的CPU发送一数据刷新指令； C.向所述CPU模块中完成读取操作的CPU发送一写入操作指令，并根据写入时间和写 入数据的大小计算写入速度。
[0006] 本发明之CPU的总线测试装置与方法，通过多个CPU之间相连的QPI总线，对每个 (PU进行反复读取和写入，以计算出QPI总线的访问速度，为使用QPI总线的服务器产品的 合格性判断提供依据。
【专利附图】
【附图说明】
[0007] 图1为本发明一实施方式中的系统组成示意图。
[0008] 图2为图1系统的方法流程图。
[0009] 主要元件符号说明
【权利要求】
1. 一种CPU的总线测试装置，所述总线测试装置与一 CPU模块相连，该CPU模块与一内 存模块连接，该CPU模块中设置多个CPU，该多个CPU通过多条QPI总线连接，其特征在于， 该总线测试装置包括： 一读取控制模块，用于向所述CPU模块中的CPU发送读取操作指令，并计算读取速度； 一写入控制模块，用于向所述CPU模块中的CPU发送写入操作指令，并计算写入速度； 以及 一数据刷新模块，用于在所述CPU模块中的CPU完成读取或者写入操作后清空对应一 级缓存中的数据。
2. 如权利要求1所述的CPU的总线测试装置，其特征在于，所述测试装置还包括： 一缓存确定模块，用于向所述CPU模块中的每个CPU发送一询问指令，并通过每个CPU 的响应信息确定对应缓存的大小； 一内存分配模块，根据所述缓存确定模块确定的缓存大小将一内存模块分配为多个与 缓存大小相应的内存，以及 一数据写入模块，用于向所述内存分配模块分配的多个内存随机写入数据。
3. 如权利要求1所述的CPU的总线测试装置，其特征在于，所述总线测试装置还包括： 一存储模块，用于存储所述读取控制模块和写入控制模块计算出的读取和写入速度， 以及 一显示模块，用于显示所述存储模块中存储的读取速度和写入速度。
4. 如权利要求1所述的CPU的总线测试装置，其特征在于，所述存储模块还用于存储 所述CPU模块中多个CPU的一级缓存大小以及指向所述内存分配模块分配的内存的地址指 针。
5. 如权利要求1所述的CPU的总线测试装置，其特征在于，所述显示模块为一显示屏。
6. -种CPU的总线测试方法，能够通过多个CPU之间的相互读取和写入操作测试出每 条QPI总线的访问速度，其特征在于，该方法包括 ： a. 向所述CPU模块中的一个CPU发送一读取操作指令，并根据读取时间和读取数据的 大小计算读取速度； b. 向所述完成读取操作的CPU发送一数据刷新指令； C.向所述完成读取操作的CPU发送一写入操作指令，并根据写入时间和写入数据的大 小计算写入速度。
7. 如权利要求6所述的CPU的总线测试方法，其特征在于，所述步骤a之前还包括步 骤： d. 向所述CPU模块中的多个CPU发送一询问指令，根据该多个CPU的响应信息确定缓 存的大小； e. 根据所述缓存确定模块确定的缓存大小将一内存模块分配为多个与缓存大小相应 的内存； f. 向所述内存分配模块分配的多个内存随机写入数据。
8. 如权利要求6所述的CPU的总线测试方法，其特征在于，所述步骤d之后还包括步 骤： g. 向所述完成写入操作的CPU发送一数据刷新指令； h. 变换其他CPU，重复以上步骤a~C，直到与所有CPU连接的QPI总线的读取和写入速 度都测试完毕。
9. 如权利要求6所述的CPU的总线测试方法，其特征在于，还包括步骤： i. 显示每条QPI总线的读取速度和写入速度。
10. 如权利要求6所述的CPU的总线测试方法，其特征在于，所述CPU模块中多个CPU 在进行读取和写入操作时，连接同一个CPU的所有QPI总线顺序进行读取或写入操作。
【文档编号】G06F11/26GK104239173SQ201310222082
【公开日】2014年12月24日 申请日期:2013年6月6日 优先权日:2013年6月6日
【发明者】王光建 申请人:鸿富锦精密工业（深圳）有限公司, 鸿海精密工业股份有限公司