一种远端机的复位装置制造方法
【专利摘要】本实用新型公开了一种远端机的复位装置，包括：CPU、FPGA和复位芯片U1，复位芯片U1的开门狗输入连到CPU，输出连到FPGA；FPGA内部处理开门狗输入信号，生成新的复位信号连至复位芯片，复位芯片的复位管脚连接到CPU的复位管脚。本实用新型的有益效果是：支持命令控制字复位，在大型组网中，近端机可方便地对远端机进行控制和远程升级。CPU启动时间不受硬件开门狗定时器阈值限制，灵活可靠。FPGA可对硬件开门狗定时器阈值调整；并与其他逻辑相互组合，能有效解决各种复杂复位。CPU和FPGA可实现相互复位，灵活性高。具备掉电告警功能，关键信息可及时备份，并将告警信息上报，方便近端机监控。
【专利说明】一种远端机的复位装置
【技术领域】
[0001]本实用新型涉及一种复位装置，更具体说，它涉及一种远端机的复位装置。
【背景技术】
[0002]在室内覆盖领域，近端机将覆盖需要的基带I/Q数据和命令控制字，通过CPRI协议传给近端机，如图5所示。远端机接收基带I/Q数据和命令控制字，并从协议中恢复出同步时钟，CPRI协议物理上通过近端机和远端机的FPGA实现。远端机需要支持远程升级和命令控制字复位，这就要求远端机的FPGA具备复位系统的能力。
[0003]一个可靠的硬件系统，硬件开门狗电路是必不可少的，作为独立于主控芯片CPU，在主控芯片程序跑飞或死机时，及时复位系统。相对的，软件开门狗是由软件在内部模拟一个定时器，在CPU程序跑飞时通常能起作用；若CPU死机，则无法自复位，可靠性不够。
【发明内容】
[0004]本实用新型的目的是克服现有技术中的不足，提供一种结构合理，适用于直放站远端机、RRU和分布式天线系统的远端机的复位装置。
[0005]这种远端机的复位装置，包括:CPU、FPGA和复位芯片Ul，复位芯片Ul的开门狗输入连到CPU，输出连到FPGA ；FPGA内部处理开门狗输入信号，生成新的复位信号连至复位芯片，复位芯片的复位管脚连接到CPU的复位管脚。
[0006]作为优选:所述硬件开门狗监控CPU同时不限制CPU上电启动时间，所述FPGA可调节硬件开门狗定时器阈值。
[0007]作为优选:复位芯片Ul的6号管脚连接有第一电阻Rl上拉喂狗信号WDI，，WDI连接到CPU ；CPU需在1.6s内定时喂狗，否则触发WD0_n低电平；复位芯片Ul的I号管脚连接有第二电阻R2连接FPGA_RST_n和开关的MR信号，FPGA_RST_n或者MR_n低电平时触发复位芯片的RST_n输出低电平；复位芯片Ul的4号管脚连接有第三电阻R3和第四电阻R4是电阻分压网络，分压电压低于1.25V触发P0WER_ALARM_n低电平脉冲。
[0008]作为优选:当输入电压低于20V时，复位芯片Ul触发掉电告警信号P0WER_ALARM_η低脉冲，FPGA内部轮询机制检测到P0WER_ALARM低电平后，通知CPU备份关键信息和相关日志到FLASH,同时FPGA上报告警信号给近端机。
[0009]作为优选:复位芯片Ul的I号管脚还连接有用于本板调试的手控复位开关SW1。
[0010]本实用新型的有益效果是:
[0011]1.支持命令控制字复位，在大型组网中，近端机可方便地对远端机进行控制和远程升级。
[0012]2.CPU启动时间不受硬件开门狗定时器阈值限制，灵活可靠。
[0013]3.FPGA可对硬件开门狗定时器阈值调整；并与其他逻辑相互组合，能有效解决各种复杂复位。
[0014]4.CPU和FPGA可实现相互复位，灵活性高。[0015]5.具备掉电告警功能，关键信息可及时备份，并将告警信息上报，方便近端机监控。
【专利附图】
【附图说明】
[0016]图1是本实用新型整体结构原理图
[0017]图2是复位芯片连接方式原理图
[0018]图3是FPGA调节WD0_n时延示意图
[0019]图4是FPGA处理复位逻辑示意图
[0020]图5是SFP传输数据格式示意图
【具体实施方式】
[0021]下面结合附图和实施例对本实用新型做进一步描述。虽然本实用新型将结合较佳实施例进行描述，但应知道，并不表示本实用新型限制在所述实施例中。相反，本实用新型将涵盖可包含在有附后权利要求书限定的本实用新型的范围内的替换物、改进型和等同物。
[0022]本实用新型采用复位芯片SP706，内部开门狗定时器阈值1.6s，也就是说CPU需要在1.6s内不停喂狗，否则触发开门狗输出W)0_n为低电平。室内覆盖系统中，CPU都带嵌入式操作系统，上电加载程序需要的时间远超过1.6s ;若将硬件开门狗输出连接到CPU的复位管脚，由于CPU启动时间大于开门狗定时器阈值，CPU将一直处于被复位状态无法正常启动，所以复位芯片硬件开门狗不适合直接用于监控带操作系统的CPU。
[0023]在远端机中设计一个可靠且灵活的复位装置非常关键，本实用新型给出了一种远端机的复位装置，如图1所示，包括:CPU、FPGA和复位芯片，复位芯片内部开门狗监控CPU，将CPU的某个GPIO连到复位芯片的开门狗输入管脚WDI，CPU在启动后，需要在规定时间内不停喂狗，保证开门狗输出WD0_n不触发低脉冲。如前面所述，开门狗输出WD0_n不适合直接连接到CPU的复位管脚，先连接到FPGA的某个GPIO，FPGA另一个GPIO间接连接到复位芯片的手动复位管脚，通过一个电阻与开关信号隔离；作用同手动开关。复位芯片的手动复位管脚接收到低脉冲，将复位芯片的复位管脚置低，该管脚连接到CPU的复位管脚上，起到复位CPU的作用。
[0024]系统上电，ARM和FPGA还没完成程序加载，复位电路的开门狗已经触发WD0_n低脉冲；此时FPGA的所有GPIO处于高阻态，内部逻辑处于空状态，相应的FPGA_RST_n处于高阻态，所以FPGA虽然接收到了来自开门狗的WD0_n低脉冲却不能复位CPU。等FPGA配置完毕，若WD0_n仍然处于低电平状态，FPGA_RST_n输出低电平，复位芯片检测到FPGA_RST_η被置低，触发低电平脉冲RST_n复位CPU。
[0025]FPGA是一种逻辑可编程器件，WD0_n和FPGA_RST_n在FPGA的2个GP10，可设计出复杂的复位逻辑。如图4，在FPGA内部设计一个η端口输入的逻辑或门，输入是各种可触发CPU复位的逻辑，包括WD0_n和来自SFP的复位命令控制字，输出是FPGA_RST_n。
[0026]硬件开门狗定时器阈值也可通过FPGA调节，在CPU负荷过重情况下，进程调度加长，可能会导致CPU喂狗时间临界；在不更改硬件的前提下，FPGA内部做一个延迟判断逻辑，WD0_n低脉冲时间需要超过设定的某个时间T才有效，如图3所示。这样CPU需要喂狗的时间，从1.6s延长到1.6s+T,在不变动硬件的情况下满足设计需求。
[0027]图2是复位芯片连接原理图，具体为:
[0028]复位芯片U1，作为独立于CPU和FPGA的器件，在系统监控中启动关键作用。内部硬件看门狗电路可以保证系统的可靠复位；电源监控用于掉电告警上报。
[0029]第一电阻Rl上拉喂狗信号WDI, ,WDI连接到CPU ;CPU需在1.6s内定时喂狗，否则触发WD0_rWS电平。
[0030]第二电阻R2连接FPGA_RST_n和开关的MR信号，FPGA_RST_n或者MR_n低电平时触发复位芯片的RST_n输出低电平。
[0031]第三电阻R3和第四电阻R4是电阻分压网络，分压电压低于1.25V触发P0WER_ALARM_n低电平脉冲。在本设计中，输入电压低于20V，复位芯片触发P0WER_ALARM_n信号低电平。掉电后可维持的正常工作时间取决于本板的功耗、电源模块和板上大电容的储能能力。
[0032]手控复位开关SWl，用于本板调试。
[0033]本实用新型将复位芯片的开门狗输入输出分开处理，开门狗输入WDI连到CPU的GP10，开门狗输出WD0_n连到FPGA的GPIO ;这样复位芯片既能监控CPU，又不限制CPU启动时间。FPGA逻辑可编程，可在内部调节WD0_n时延，并解析复位命令控制字CW_RST_n，WD0_n、Cff_RST_n和其他复位逻辑通过逻辑或门，输出新复位信号FPGA_RST_n。FPGA_RST_n低电平，复位芯片触发RST_n低电平，CPU被复位。
[0034]CPU通过CPU_RST_n复位FPGA逻辑，或者通过数据配置总线，重新配置FPGA程序。
[0035]系统掉电后，当复位芯片FPI管脚检测到的电压小于1.25V，触发P0WER_ALARM_n低电平；FPGA轮询机制检测到P0WER_ALARM_n低电平，上报告警信息，同时通知CPU备份关键信息到FLASH芯片。
【权利要求】
1.一种远端机的复位装置，其特征在于:包括-.CPU、FPGA和复位芯片Ul，复位芯片Ul的开门狗输入连到CPU，输出连到FPGA ；FPGA内部处理开门狗输入信号，生成新的复位信号连至复位芯片，复位芯片的复位管脚连接到CPU的复位管脚。
2.根据权利要求1所述的远端机的复位装置，其特征在于:所述硬件开门狗监控CPU同时不限制CPU上电启动时间，所述FPGA能够调节硬件开门狗定时器阈值。
3.根据权利要求1所述的远端机的复位装置，其特征在于:复位芯片Ul的6号管脚连接有第一电阻Rl上拉喂狗信号WDI，，WDI连接到CPU ；CPU需在1.6s内定时喂狗，否则触发WDO_n低电平；复位芯片Ul的I号管脚连接有第二电阻R2连接FPGA_RST_n和开关的MR信号，FPGA_RST_n或者MR_n低电平时触发复位芯片的RST_n输出低电平；复位芯片Ul的4号管脚连接有第三电阻R3和第四电阻R4是电阻分压网络，分压电压低于1.25V触发POWER_ALARM_n低电平脉冲。
4.根据权利要求3所述的远端机的复位装置，其特征在于:当输入电压低于20V时，复位芯片Ul触发掉电告警信号POWER_ALARM_n低脉冲，FPGA内部轮询机制检测到POWER_ALARM低电平后，通知CPU备份关键信息和相关日志到FLASH，同时FPGA上报告警信号给近端机。
5.根据权利要求3所述的远端机的复位装置，其特征在于:复位芯片Ul的I号管脚还连接有用于本板调试的手控复位开关SW1。
【文档编号】G06F1/24GK203386143SQ201320449676
【公开日】2014年1月8日 申请日期:2013年7月24日 优先权日:2013年7月24日
【发明者】杨剑峰, 李鑫, 褚如龙 申请人:三维通信股份有限公司