一种提高芯片逻辑时序的串行数据帧匹配方法
【专利摘要】本发明公开了一种提高芯片逻辑时序的串行数据帧匹配方法，在串行数据处理模块内部设置基准偏移移位器、标准数据帧比较器、多维度匹配分组结构和匹配组合定位控制器，首先将串行数据输入基准偏移移位器，串行数据在基准偏移移位器中进行移位滑动，然后在标准数据帧比较器中与标准数据帧进行比较，之后输出匹配结果，该匹配结果中包含一个命中信息；然后将该匹配结果在多维度匹配分组结构中进行多维度分组并进行逻辑处理，经过逻辑处理的匹配信息经过匹配组合定位控制器进行重新组合形成定位匹配数据的控制信号，能够快速定位匹配数据，并缓存输出。本发明和现有技术相比，大大降低了串行数据处理逻辑设计的复杂度，有效提高了芯片逻辑时序。
【专利说明】一种提高芯片逻辑时序的串行数据帧匹配方法
[0001]
【技术领域】
[0002]本发明涉及集成电路设计领域，具体地说是一种提高芯片逻辑时序的串行数据帧匹配方法。
【背景技术】
[0003]随着计算机技术以及集成电路技术的飞速发展，高性能的计算机系统越来越成为经济社会发展的需要。这就为计算机系统关键芯片组的核心频率、数据传输带宽、高速信号传输等领域带来了设计挑战。目前关键芯片组核心频率达GHz，数据传输带宽达几十GB/s，高速信号传输速率达IOGbps左右。因此这就为片内串行数据高速传输设计带来巨大难题。一方面高位宽的串行数据处理逻辑结构复杂，庞大的处理逻辑无法满足芯片高频率时序要求；另一方面高速的数据传输使数据帧的检测匹配难度极大，处理不当仍然会使芯片的逻辑时序降低，无法满足高频率、高带宽的设计要求。
[0004]
【发明内容】
本发明的技术任务是提供一种提高芯片逻辑时序的串行数据帧匹配方法。
[0005]本发明的技术任务是按以下方式实现的，该方法步骤如下:在串行数据处理模块内部设置基准偏移移位器、标准数据帧比较器、多维度匹配分组结构和匹配组合定位控制器，首先将串行数据输入基准偏移移位器，串行数据在基准偏移移位器中进行移位滑动，然后在标准数据帧比较器中与标准数据帧进行比较，之后输出匹配结果，该匹配结果中包含一个命中信息；然后将该匹配结果在多维度匹配分组结构中进行多维度分组并进行逻辑处理，经过逻辑处理的匹配信息经过匹配组合定位控制器进行重新组合形成定位匹配数据的控制信号，能够快速定位匹配数据，并缓存输出。
[0006]所述的基准偏移移位器设计三组缓冲器，分别为缓冲器Bufferl、缓冲器Buffer2和缓冲器Buffer3，缓冲器的宽度与输入数据位宽一致，并且移位控制时以缓冲器Buffer2为基准进行左右移位。
[0007]在数据发送端封装标准数据帧，将移位后的数据在标准数据帧比较器与标准数据帧进行比较，根据基准偏移移位器数据左右移位的位数确定标准数据帧比较器数据匹配结果的位宽。
[0008]在多维度匹配分组结构采用连续位分组和跳跃位分组的方式，分别实现标准数据帧比较器数据匹配结果的横向分组和纵向分组。
[0009]将横向分组和纵向分组的匹配结果进行组合，用于控制匹配数据的精确定位，并缓存后输出。
[0010]本发明的一种提高芯片逻辑时序的串行数据帧匹配方法和现有技术相比，具有以下有益效果:
基准偏移移位器的特性，主要是指在串行数据数据帧控制模块设计3组缓冲器(Buffer)，用以实现输入数据移位控制，Buffer的宽度与输入数据位宽一致，并且移位控制时以BufTerf为基准进行左右移位，根据链路的实际传输情况可调整移位宽度，减少设计复杂度，提高时序；多维度匹配分组结构的特性，主要是指比较器比较匹配的结果按照连续位和跳跃位分别进行横向和纵向分组，连续位和跳跃位的粒度可根据数据移位宽度确定，如果移位宽度较大，可以以n/4或n/8为粒度,如果移位宽度较小,可以以η为粒度，η为移位宽度，这样可有效降低高位宽数据处理的复杂度和逻辑规模，提高芯片逻辑时序；匹配组合定位控制器的特性，主要是指处理后的分组控制信号经过重新组合，形成匹配数据的定位控制信号，可以快速定位匹配数据，并缓存输出。这种提高芯片逻辑时序的串行数据帧匹配设计方法所具有的上述优点，使其弥补了高位宽串行数据处理逻辑复杂庞大的不足，采用分组控制逻辑处理替代高位宽原始数据处理，大大降低了串行数据处理逻辑设计的复杂度，有效提高了芯片逻辑时序，不论在FPGA芯片逻辑设计，还是在ASIC芯片逻辑设计，均具有很高的技术价值。
【专利附图】
【附图说明】
[0011]附图1为串行数据帧匹配的结构示意图；
附图2为基准偏移移位器的结构示意图；
附图3为多维度匹配分组结构的示意图。
[0012]图中:1、基准偏移移位器，2、标准数据帧比较器，3、多维度匹配分组结构，4、匹配组合定位控制器。
【具体实施方式】
[0013]实施例1:
32位的串行数据DATA_IN首先输入基准偏移移位器I，该基准偏移移位器I设计三组缓冲器，分别为缓冲器Bufferl、缓冲器Bufferf和缓冲器Bufferf，32位数据在发送端封装标准数据帧，DATA_IN包含的标准数据帧将在缓冲器Bufferl、缓冲器BufTer2和缓冲器Bufferf进行移位滑动，以缓冲器Bufferf为基准定位数据移位滑动的宽度，最大支持64位移位，最小支持O位移位，因数据位宽位32，一般条件下数据移位不会超过32位，根据链路的实际传输情况可缩小或者增大该移位宽度。假设移位宽度为32，将32个移位数据在标准数据帧比较器2中与标准数据帧进行比较，输出32位的匹配结果(R)，该匹配结果中包含一个命中Ih息。
[0014]将32位的匹配结果根据n/4或者n/8的粒度在多维度匹配分组结构3进行多维度分组，如横向分成8组，纵向分成4组，将横向和纵向的分组信息进行逻辑处理，并最终实现横向纵向信息组合处理，因分组后的信号简单，仅包含一个命中信息，并且位宽较少，所以多组并行处理的效率极高，可有效提高该部分的逻辑时序，解决整个芯片高位宽串行数据处理时序低下的设计瓶颈，经过逻辑处理的匹配信息经过匹配组合定位控制器4重新组合形成定位匹配数据的控制信号，能够快速定位匹配数据，并缓存输出。
【权利要求】
1.一种提高芯片逻辑时序的串行数据帧匹配方法，其特征在于，在串行数据处理模块内部设置基准偏移移位器、标准数据帧比较器、多维度匹配分组结构和匹配组合定位控制器，首先将串行数据输入基准偏移移位器，串行数据在基准偏移移位器中进行移位滑动，然后在标准数据帧比较器中与标准数据帧进行比较，之后输出匹配结果，该匹配结果中包含一个命中信息；然后将该匹配结果在多维度匹配分组结构中进行多维度分组并进行逻辑处理，经过逻辑处理的匹配信息经过匹配组合定位控制器进行重新组合形成定位匹配数据的控制信号，能够快速定位匹配数据，并缓存输出。
2.根据权利要求1所述的一种提高芯片逻辑时序的串行数据帧匹配方法，其特征在于，所述的基准偏移移位器设计三组缓冲器，分别为缓冲器Bufferl、缓冲器Buffer2和缓冲器Buffer3，缓冲器的宽度与输入数据位宽一致，并且移位控制时以缓冲器Buffer2为基准进行左右移位。
3.根据权利要求1所述的一种提高芯片逻辑时序的串行数据帧匹配方法，其特征在于，在数据发送端封装标准数据帧，将移位后的数据在标准数据帧比较器与标准数据帧进行比较，根据基准偏移移位器数据左右移位的位数确定标准数据帧比较器数据匹配结果的位宽。
4.根据权利要求1所述的一种提高芯片逻辑时序的串行数据帧匹配方法，其特征在于，在多维度匹配分组结构采用连续位分组和跳跃位分组的方式，分别实现标准数据帧比较器数据匹配结果的横向分组和纵向分组。
5.根据权利要求4所述的一种提高芯片逻辑时序的串行数据帧匹配方法，其特征在于，将横向分组和纵向分组的匹配结果进行组合，用于控制匹配数据的精确定位，并缓存后输出。
【文档编号】G06F15/76GK103744827SQ201410011293
【公开日】2014年4月23日 申请日期:2014年1月10日 优先权日:2014年1月10日
【发明者】王恩东, 胡雷钧, 李仁刚 申请人:浪潮电子信息产业股份有限公司