专利名称：可再配置的专用器件的制作方法
技术领域：
本发明涉及一种可配置的集成电路，尤其着重于对其无限制的再可配置专用器件。
微处理器由于其低成本和高性能而被设计成多种用途。然而，在诸如图像压缩和数字信号处理等许多应用上它们显得太慢。对基本微处理器结构的改进业已产生几种新的器件，即数字信号处理器(PSP)、简化指令组计算机(RISC)和定制处理机(CP)。这些器件中的每一种，除了工作速度非常高之外，都被优化成适宜于执行有限量的工作，许多方面的应用需要几种类型的这类器件以使性能达到必要的程度。这是因为在一段时间内需要进行不同类型的计算工作，或者受到每个器件能力的限制。这些器件本质上均作为低成本、高性能的数字工具加以使用，且使每一个器件最适宜于进行通用级别的算法。然而，设计者经常需要不同的结构以有效地实现新的算法，在这种情况下，通常的做法是为此设计一定制的处理器。这使得设计周期加长，成本很高，并且不允许设计者有任何的灵活性来改变算法。
现场可编程门阵列(FRGA)通常用以代替标准产品，并能作为数字工具加以使用。然而，它们是不能有效地实现高速电路的通用器件。为了达到正常情况下所需要的复杂程度，需要用几个FPGA，这将增加最终系统的成本。把一些FPGA构置成使用芯片上的静态随机存取存储器(简称片上SRAM)，且使这些器件可以再编程以完成不同的任务，从而可导致较好的灵活性和较高的性能水平。然而，这些器件与一配置数据的外部源相连，并由该器件访问数据以构成内部资源。由于必须从外部源引入配置数据，所以配置或再配置FPGA的时间可能达几个微秒，而这段时间过分慢达几个数量级，对于高性能的应用，要求再配置速度少于100纳秒。这种FPGA不能足够快地再配置使之不适用于高性能的数字工具。在FPGA中，硅芯片面积的很大一部分用于为编程互连资源所需要的配置存储器。虽然在理论上，FPGA可以通过增加可用于保持配置数据的片上存储器的数量来提供额外的配置，但这可能使芯片尺寸增加60％，而对于高密度阵列这将是不允许的。
本发明的目的是提供一再配置结构，它能在两种或更多种，较可取的是几种配置之间快速转换。本发明的另一目的是提供一优化成特别适宜于执行数字运算用预定功能的器件。再一个目的是，在加上电源之前，提供包含适于配置其成预定用途的一个或多个引导初始配置的器件。进一步的目的在于制造一在(基本)器件连续的配置之间配备供传送数据用装置的目的。再一个目的是在器件配置期间，确保安全地保持数据，并使转换电流最小。更进一步的目的在于提供一配置超高速缓冲存储器，它允许更新当前不用的配置存储器。本发明的另一目的在于使器件能从外部配置数据源选择其自身的配置。
另一目的是通过把部分逻辑预先用线连接成所需要的配置以减少可编程互连的数量。
再进一步的目的是通过预先把指定的初始功能布置到器件指定的区域，俾使这些初始功能大体上是预线连的，从而提高器件的性能。
因此，本发明的一个方面是提供一种可配置的半导体集成电路，在其表面上形成有多个单元，每个单元上至少有一种功能，并至少与其它一些所述的单元互连，多个单元中至少有一些单元具有电可选择其导电状态的互连，而多个单元中至少另一些单元则具有预线连的互连，每个单元具有两种或更多种可能的配置，每种配置根据单元配置数据由单元功能和/或其与其它单元之间的互连来加以限定，该电路进一步包含存放至少两种单元配置(每个单元)用配置数据的装置和根据所选单元配置数据使可能的单元配置之一成为可能的装置。
至于预线连的互连，意在对其导电状态不可中断。配置数据最好用译码器来控制单元功能和/或单元互连的选择，或者由存储器直接控制。这样，举例来说，单元配置数据决定信号通过单元的路线。在配置存储器、译码器和可选择的功能和互连之间存在着直接的连接通路。此处所使用的术语“功能”可以是逻辑功能、算法功能和互连功能。一个单元可以具有一个或多个这种功能，或者两种或多种这类功能的组合。配置数据存储器最好安置在单元内。用指令总线从序列发生器和控制器接收信号来选择所要求的配置。可以将一种或几种配置预先用线加以连接(也即不可编程的)。利用数据传输总线可方便地对一个或多个配置数据存储器进行编程。对一个以上的存储器是可编程的地方，则提供一指令更新总线，以允许对所需要的配置存储器进行写入。用指令更新总线可以更新当前未被访问配置存储器以控制互连和/或单元功能。
由于本发明尤其与专用器件相关，而该专用器件优化成适宜于以高速度完成数量有限的任务，但它在程序执行期间能快速地进行再配置(需要时)，以完成某些其它的特定任务，所以根据初始配置，将单元对初始功能进行优化。将初始配置数据方便地预先用线加以连接。宜具有两种可供选择的预线的初始配置。可将单元且在大多数情况下将单元优化成适宜于不同的初始功能。把预线连的互连与最优化的功能一起使用是有益的。
一种可能的初始功能是加法器的功能。本发明的另一方面是提供相加至少两个多比特字的多比特加法器，它包含相加低位用第一多比特加法器块和相加高位用的至少另一多比特加法器块，并具有和选择装置，其中所述另一多比特加法器块从前一块等于“0”和“1”的进位分别计算出两种可能的和的结果，而其中和选择装置则根据前一块的进位选择另一多比特加法器块的和。
在数字信号处理器应用方面，将把一些单元优化成为算法逻辑单元(ALU)，而把另一些单元可优化成执行诸如指令译码器或者处理器寄存器一类的功能。不同单元的数量仅受制于单元阵列的尺寸。在实践中，将把阵列分成许多个对实现各自的主要功能特别有效的独立区域。显然，这些单元中的每一个单元均具有根据其它的配置实现另一种功能，并且往往是一定范围内的其它功能的能力。这些额外的功能由控制器和序列发生器加以控制，其作用在于确保当需要对正确的功能是有效的。初始功能可以使用通用的互连资源，但对其它单元初始功能之间的高速连接最好有其自己的专用资源。这样，器件的性能并不依赖于通用的可编程互连资源，并且借助连接初始功能经资源至较小的寄生负载，可使器件运算更快。
为了在配置之间经受改变时保护数据的安全，每一单元均具有一由功能控制位控制的锁存器。当配置之间进转换时通过各单元中备用的缓冲器来减小瞬态电流，至于缓冲器可控制的乃为用控制线进行再配置期间的状态。
显然，尽管该器件在诸如DSP一类数工具领域内是专用的，但可以选择初始功能以适应其它方面的应用。因此，本技术可以适用于任何用途。例如，另一种用途是用作可编程的通信器件。
本发明的另一方面还提供一对可配置半导体集成电路进行配置的方法，其中，用数据对序列进行编程，以使从至少有两种可能的所需配置中进行选择变得容易。通常，多个单元中的每个单元具有至少两种配置可能。其优点是该配置是可编程的，且该方法进一步包含输入和存储配置数据。一个进一步的有利特点是能对序列进行编程，以便在电路运行期间规定的时间点上写入先前已存储的配置数据。本发明的一个方面是提供一种半导体集成电路，其中电路配置在器件运行期间根据预编程的序列加以改变。
现在仅参照附图用例子来描述本发明，其中
图1是使用本发明的可再配置专用器件的示意性布图；图2和图3图示说明具有不同配置和序列访问的内芯结构特征；图4图示出具有对实现专用功能最优化的单元内芯的特征；图5图示说明作为数字信号处理器(DSP)的器件用的初始配置；图6图示说明作为大型乘法器器件用的第二配置；图7示出包括配置存储装置在内的单元的布图示意；图8a以框图形式说明具有优化功能的单元的可能布置；图8b示意说明单元用局部和全局的可编程互连资源；图9a和9b图示说明全局互连资源是如何与单元输入和输出多路复用器相连的；图9c和9d图示说明单元块阵列和在单元块内单元的布置；图10图示说明单元的输出状态控制；图11、12和13图示说明三种逻辑单元的变体，即分别为算法逻辑单元功能(ALU)、累加器功能(ACC)和译码单元功能；图14图示说明由ALU和ACC优化过的内芯单元的不同功能的例子；图15图示说明可配置静态随机存取存储器装置的详图；图16图示说明单元配置存储器的进一步详图；图17图示说明DSP单元用的指令总线连接；图18图示说明可由器件加以配置的新颖平行进位选择加法器结构；
图19示出配置成实现单级进位选择加法器的单元；图20示出配置成实现双进位选择加法器的单元；图21示出另一种实现单级进位选择加法器的单元配置；图22图示说明DSP的时序图。
下面以用作专用器件的集成电路为内容以及通过数字信号处理器(DSP)的具体内容为例子来描述本发明。根据本发明，器件并不限于固定的结构，而具有可再配置的硬件以使容许器件(如DSP)对每项独立的工作进行优化。因此，在宏观上，器件可以优化成适宜于新的用途，例如MPEG，多边形工具(Polygon Engine)、Blit-ter、DMA工具等，而在微观上，器件可对各操作码进行优化，例如多路运算器、专用乘法器等。这样，一种可再配置的专再器件(例如DSP)允许代替许多专用器件而只用一块芯片。优化过的操作码使性能提高。实际上，器件可以以时钟速度在DSP、RISC或专用处理器之间进行转换。
首先参见图1，这里显示出一可再配置的专用数字信号处理器。芯片包括内芯单元区1、分区静态随机访问存储器(SRAM)3、具有控制线7、时钟9和时钟线11的序列发生器和控制器5，以及可编程输入/输出端13和相关的数据总线15。图中还示出信号反压缩译码器17、通信线19、和相关的输入/输出和扩展端口21和寻址总线23。
有多个内芯单元2，它们提供，例如(在DSP配置的情况下)指令译码器、寄存器、编程计数器和堆栈指针装置等。各内心单元可以进行编程以完成一些功能，而某些内芯单元则被优化成适宜于实现特定的功能。因此，例如，参见图4，该图说明某些单元对一些功能的优化情况，即ALU 2a、寄存器2b、编程计数器2c、通用计数器2d、指令译码器2e和输入/输出端2f。
图7示出一用虚线标出的内芯单元配置的示意图，在内芯单元内包括具有可选功能(例如4种)的逻辑单元22，用25表示的可编程内芯单元输入端(8个)(也即电可选互连)连到两个4∶1输入多路复用器26、28。单元输出用27表示。参照图11、12、13和14进一步描述了逻辑单元配置的例子。输入多路复用器由2—4译码器30、32分别控制。另一个2—4译码器34控制逻辑单元22内的4—1多路复用器，而输出多路复用器70则由2—4译码器48控制。对逻辑单元直接的预先连接由符号YA—YD表示。
如图7所示，单元包括可配置存储器装置，它包含有配置超高速缓冲存储器36、指令超高速缓冲存储器38以及所谓的“硬排线”或固定的配置装置40。对于DSP方面的应用，固定的配置包含由3×2比特配置元件40a组成的初始DSP引导配置和第二配置，例如由3×2比特配置元件40b组成的乘法器配置。这是用来使初始(固定)配置能自动地实现器件的引导，以便让它具有其初始的专用功能。
在所示的实施例中，配置超高速缓冲存储器36包含4个3×2比特数据存储器36a—d，它能由指令更新总线44进行写入允许，并从数据总线46写入数据。指令超高速缓冲存储器38包含8×2比特数据存储器，它能由指令更新总线44进行写入允许，并从数据总线46写入数据。指令超高速缓冲存储38由指令选择总线42进行读出允许。指令选择总线42允许2—4译码器48根据选择的指令超高速缓冲存储器上的数据存储器选择和允许读4个数据存储器36a—d中的一个。译码器48的输出通过控制4∶1输出多路复用器70还方便逻辑单元的直接配置。图7还示出功能控制位50，它把读和写允许线(42、44)连接到逻辑单元22上。功能控制位50控制锁存器54(见图10)。
图16示出固定配置装置40和配置超高速缓冲存储器36’读42、写44′和数据46′的连接关系。注意图中读和写两者仅为超高速缓冲存储器36配备。
回到图2和图3，块2′、2″和2的每块代表内芯2的配置。把较大的功能块作为一串配置进行访问。每个新的配置从最后使用的选作锁定临界数据的内部处理连线52和单元54中接收数据。其它单元54被指定用作输入或输出。再配置的时间可以为10纳秒的数量级。将内芯结构优化成实现各操作码。这可以使各算术函数的字长度可根据需要进行调节。因此，参见图3，第一内芯配置(操作码1)执行16比特乘法和COS函数，第二内芯配置(操作码2)进行32×32比特乘法功能，而第三配置(操作码3)则进行64比特加法功能。
现在参见图10，它说明可应用于与图7所示单元类似的单元上的输出状态控制，并对相应的单元部件用适当的参考号来图示，例外的是超高速缓冲存储器38。
如上面已提到的，某些单元被指定用于锁定临界数据，因此，该单元具有从功能控制位50输入的锁存装置54和保持输入线56。这些装置的作用是保存单元在配置之间的数据状态。另外，配备一缓冲器60，以便当配置之间进行转换时通过把其输出状态设定在已知条件来使瞬态电流减小。
现在参照图8a、8b、9a和9b来描述单元的互连资源。图8a和8b图示说明单元怎样同包括优化成不同功能单元的块一起布置成正常的块(例如行和列)。这样图8b示出ACC单元、ALU单元和移位单元的列以及两译码单元的行。每个单元列具有两根全局(Y)总线(Y1、Y2、Y3、Y4……YN1，YN)每个单元行至少具有两根全局(X)总线(X1、X2…Xn-1，Xn)。译码单元位于每列块的上方，并有三根X总线。在相邻块之间的Y总线内设置有总线开关BS。另外，有隐式(或者预排线的直接连接)Y总线YA—YD。这些元件从译码单元一直运行到列下面的所有单元。另外，在单元之间最好设置局部的直连通路。这样，举图8b单元SC的例子，它的输入与上相邻单元、下相邻单元、右相邻单元、左相邻单元和下一左相邻单元的输出相连。这些连接分别用U、D、R、L、J表示。并非所有的单元变体都必须进行所有的局部连接。至于这些局部连接的大多数，它们的导电状态是电可选的，但大多数情况下，左边的相邻连接将是预线连的连接。
图9a就作为所有内芯单元的一个单元说明输入多路复用器26如何从X和Y总线控制输入的选择和输出多路复用器70如何控制输出的选择至相同的X总线和Y总线的下一列上。
将单元布置成10×8个块，而图9c则示出单元块的这样一个阵列的例子。块100以8×4阵列加以形成，图中还示出可编程输入/输出102、数据总线和开关104以及分区SRAM106。每个块100包含一10×8个单元的阵列，而为方便起见，块中单元的列具有相似的初始配置。例如，图9d说明块100，它具有单元的2列100a和b，被配置成多路复用器单元，列100c，被配置成乘积加法器，列100d，被配置成桶式移位器单元，列100e，被配置成算术和逻辑单元，列100f，被配置成累加器单元，而列100g和h则被配置成多种复用器扩展单元。每块中的列的上方均为译码单元。
现在参见图15，可配置的静态随机存取存储器(SRAM)3存放经它从序列发生器和控制器5沿分区数据部分72来的分区数据。DSP的运作需要存放和保持数据，而在器件上配备SRAM则确保对所存放数据的访问比SRAM放在外部的要快。
序列发生器和控制器5控制总线42、44、45和46的运作。因此，序列发生器和控制器5包括对以下操作的控制选择单元的独立数据存储器、把数据送到该存储器以及控制存放在单元内配置数据的实现时序。由存储器的外部源(图中未示出)对序列发生器和控制器5提供必要的控制指令。除了上述操作之外，控制器5可选择当前未被使用的独立的数据存储器以便能由外部存储器以新的配置来更新它们。
图11、图12和13分别示出ALU、ACC和译码单元的变体。图中使用了与前面相适应的参考号。
图13示出对译码器进行优化的单元例子。如图8a和8b所示，在单元块上方有两个译码单元。图示的变体是具有预线连的互连YA、YB的一种，它们向下馈送至下面的每一单元。其它的译码器将产生YC、YD预线连接的互连。这样，图11的ALU型单元具有有预线连的连接YA、YB，而ACC型单元则具有预线的连接YA、YB、YC、YD。还应注意，对于ALU和ACC变体，左边相邻的连接是预线连的，而对于ALU单元，则Cin、Cout是预线连的互连，并在单元列的长度方向上运行。其它的X和Y总线则如上所描述。
从译码器输出的控制信号以及对单元变体的输入将以优化的单元功能，也即对特定用途被认为是必需的任何功能进行预线连。
图14示出一些不同的功能，它们可分别得自图10和图11的ACC和ALU内芯单元。
图17示出DSP单元(简单地图示)内部单元布置的另一种选择，其单元输入和输出分别只以25和27示出。存储器包含8×3比特数据存储器，并配以3—8译码器80，俾能选中包含在逻辑单元内的8个可选项(例如功能或互连)中的一个。为了更新特定单元内特定的数据存储器，特配以存储器选择器45(在前面描述的单元布置图示中被省略掉)，因此，可以选出所需要的单元，并用指令更新总线(44)或指令总线(42)来选择写允许或读允许的特定数据存储器。将数据从存储器数据总线46(图17中没有示出)写入到数据存储器中。
现在参照图18—21来描述能用本器件配置构成的新颖加法器结构。图18示出一16比特加法器，并通常用数字60表示。加法器包含多个进位选择加法器62，形成第一多比特加法器块64和第二多比特加法器块66。加法器60把两个a1、a2、a3……a16和b1、b2、b3…b16表示的16比特字相加，以便得出由S1、S2、S3…S16表示的和，和进位元“Cout”。
第一多比特加法器块64把各16比特字中的低8位相加，每一位有一相关联的进位选择加法器62。每一进位选择加法器包含两个输入端An、Bn(其中n为位数)、输出端68、进位入70、进位出72和第一和第二2∶1多路复用器74、76。第一多路复用器74的第一输入相等于An＋Bn的值，并假设进位入为“0”，而第二输入则假设进位入为“1”。由进位入70选择输出Sn。
第二多路复用器76的两个输入相等于由An和Bn之和产生的的进位，其进位入为相等于‘0’和‘1’。由进位入70选择进位出72。显然，第一进位选择加法器的进位入等于“0”。
第二多比特加法器块66把各16位字的高8位相加，每位有两个相关的进位选择加法器78、80。每个进位选择加法器78、80按上述相似的方法构成。进位选择加法器78把两个8比特字即a9—a10…a16和b9—b10…b16相加，并假设第一加法器块64的进位出为1，而进位选择加法器80则假设进位出为“0”。因此，对于每一位计算出两个输出，并把它们馈送到相关联的多路复用器82内。由第一加法器块64的进位出来选择提供的输出Sn。
在运行时，第一加法器块计算低8位的相加值，并产生一个进位出值。同时，第二加法器块计算高8位相加的两种可能和，并由加法器块64产生的进位出选择正确的和。因而，计算16位相加的时延等于第一个8位相加的时延(8ADD)加上选择最后8位之和的时延，也即一个多路复用器的延迟时间(Max)。
对于每一额外的位加法器块，其时延等于一个多路复用器的时延。例如，32位加法器将产生8ADD＋3XMUX的延时。因而与传统的加法器结构相比，所描述的加法器结构导致运算速度的改进。
图20说明另一可供选择的单元结构，其中，单个配置单元就可以代替两个需要两个单元的进位选择加法器。
图21说明单级选择加法器的传统电路，它可以用于替换图19中的电路。
现在描述器件的运作，首先如上所述，用硬件对配置装置40进行“硬排线”，或者用DSP配置40a和乘法器配置40b进行固定。
外部存储器(未图示)包含有全部必要的配置数据，用以控制控制器和序列发生器，俾使每个单元内的每一数据存储器(36a—d，38)均可以进行编程。为了对数据存储器进行编程，典型的过程将是首先由存储器选择器45选择单元，由指令更新总线44选择允许写入的数据存储器，并通过数据总线46把数据写入到所选出的存储器中。
配置超高速缓冲存储器36的四个数据存储器中的每一个都包含有足够的配置数据以选择逻辑单元22的输入，还选择包含在逻辑单元内的一种功能。
根据引导指令，器件的起始引导操作产生两种初始配置40a、40b中的一种配置。这样，例如，建立起了DSP或乘法器配置。
然而，如果要求器件实现另一种功能，例如除法功能，则控制器和序列发生器5选择并允许写入为实现该种配置所必需的每个单元的配置超高速缓冲存储器36所要求的数据存储器。外部存储器提供必要的数据以选择单元和数据存储器，实现所要求的配置。
还有一种可选方案，采用来自配置超高速缓冲存储器的其它已编程的配置，写入并取代其它配置。
这样，对于给出的例子，配置超高速缓冲存储器的4种可能的配置可能是不充分的。可以软件编程来实现另一种配置。编程者可以参照器件的技术说明书确定怎样可以实现所要的功能/配置(例如，可以列出许多可能的结构变化，或许用装载指令来表示)。因此尽管装载指令1—4可以表示存储在配置超高速缓冲存储器内最典型的配置，但编程者可从技术说明书来确定例如要求装载指令33。这样，编程者将把指令装入到配置超高速缓冲存储器中。将有这样的例子，那里需要更多的配置来处理输入数据，然后可以把它存放在单元存储器内以时钟速度进行访问。然而，这种困难可以通过在这种要求之前用“额外”的配置数据对“冗余”配置超高速缓冲存储器进行再编程，把再配置指令包括在软件程序中加以克服。序列发生器可以时钟速度来控制再配置，而来自配置的数据则在锁存单元中安全地保持着。超高速缓冲存储器的4种配置(36a—36d)可以在不同的单元位置由以不同的组合再次加以使用。指令超高速缓冲存储器(38)使这变得容易，这可以从位于指令总线42上的全局指令中选择不同的局部单元配置。
权利要求
1.一种可配置的半导体集成电路，其中在区域(1)上形成有多个单元(2)，每个单元具有至少一种功能，并至少与其它一些所述的单元(2)相互连接，其特征在于，多个单元(2)中的至少一些单元具有其导电状态是电可选的互连(25)，而多个单元(2)中的至少一些单元则具有预线连的互连(YA—YD)，每个单元具有两个或更多种可能的配置，每种配置根据单元配置数据由单元功能和/或其与其它单元的互连关系加以限定，并进一步包含存储每个单元至少两种单元配置的配置数据的装置(36、38、40)和根据所选出的单元配置数据使可能的单元配置的一种成为可能的装置(30、32、34、42、48)。
2.如权利要求1所要求的可配置半导体集成电路，其特征在于，存储至少两种单元配置的装置(36、38、40)位于单元之内。
3.如权利要求1或2所要求的集成电路，其特征在于，选择所需单元配置的装置包含指令总线(42)，它与所述的配置数据存储器通信连接。
4.如权利要求1或2所要求的集成电路，其特征在于，单元配置中至少有一种配置是预线连的(40a、40b)，以构成具有所选择专用功能的集成电路。
5.如权利要求1所要求的集成电路，其特征在于，至少有一种可编程的单元配置。
6.如权利要求1或2所要求的集成电路，其特征在于，进一步包含写允许总线(44)和数据总线(46)，数据总线(46)与存储单元配置数据的装置(36、38)通信连接，旨在把数据再次写入存储器，以进行再编程。
7.如权利要求1所要求的集成电路，其特征在于，进一步包含存储多余配置选择指令的装置、与所述装置通信的指令选择总线和选择待实现的或者直接起作用的单元配置所要求的配置数据存储器用输出信号通路，并进一步包含写入到指令存储装置(36、38)内的指令写总线(44)和指令数据总线(46)。
8.如权利要求1所要求的集成电路，其特征在于，设置锁存装置(54)以保持不同配置之间的输出。
9.如权利要求1所要求的集成电路，其特征在于将单元优化成适宜于初始功能。
10.如权利要求1所要求的集成电路，其特征在于，包含被优化成适宜于不同初始功能的单元。
11.如前述任何权利要求之一所要求的集成电路，其特征在于，包括在配置之间进行转换时使瞬态电流减小的装置(60)。
12.如权利要求1所要求的集成电路，其特征在于，进一步包含序列发生装置(5)，用以控制配置的有效性和选择性。
13.如前述任何权利要求之一所要求的集成电路，其特征在于，每一单元(2)包含译码装置(30、32、34、38)，用以对配置状态进行译码，控制每一单元的配置。
14.如权利要求4、9或10所要求的集成电路，其特征在于，相应于单元初始或专用功能的配置数据存储器以非易失存储器的形式包含在器件内。
15.如权利要求9或10所要求的集成电路，其特征在于，预线连的互连资源与优化单元相互连接，以有效地实现诸初始或专用功能。
16.一种把至少两个多比特字相加的多比特加法器，其特征在于，包含把低位相加的第一多比特加法器块(64)和至少一个把高位相加并具有和选择装置的另一多比特加法器块(66)，其中，所述另一多比特加法器块计算出前一块的进位出分别为“0”和“1”时的两种可能的和，和选择装置根据前一块计算得的进位出选择该另一多比特加法器的和。
17.一种对可配置半导体集成电路进行配置的方法，其特征在于，该集成电路具有多个至少带两种配置可能的单元(2)，其中用数据对序列发生器(5)进行编程以简化所要求单元配置的选择。
18.如权利要求17所要求的方法，其特征在于，进一步包含输入和存储单元配置的数据。
19.如权利要求17或18所要求的方法，其特征在于，进一步包含用数据对序列发生器进行编程，以供在电路运行期间的规定时间点写入预定存储的配置数据。
20.一种半导体集成电路，其特征在于，电路配置根据配置的预编程序列在器件运行期间加以改变。
21.如权利要求20所要求的集成电路，其特征在于，其区域上形成有多个单元，每个单元具有两种或更多种可能的配置，每种配置根据配置数据由单元功能和/或其与其它单元的互连加以限定。
全文摘要
本发明提供一可配置的半导体集成电路，其中区域上形成有多个单元，每个单元具有至少一种功能，并且至少与一些其它所述的单元相互连接。多个单元中至少一些单元具有其导状态是电可选的互连，而多个单元中至少一些单元具有预线连互连。每个单元具有两种或更多种可能的配置。每种配置根据单元配置数据由单元功能和/或其与其它单元的互连加以限定，并进一步包含存储每个单元至少两种单元配置用配置数据的装置和根据所选出的单元配置数据使可能的单元配置之一成为可能的装置。
文档编号G06F7/00GK1126340SQ9510036
公开日1996年7月10日 申请日期1995年2月17日 优先权日1994年2月17日
发明者肯尼思·奥斯汀 申请人:皮尔金顿德国第二有限公司