在同一芯片上形成存储器和处理器的微型计算机的制作方法

专利名称：在同一芯片上形成存储器和处理器的微型计算机的制作方法
技术领域：
本发明涉及在同一芯片上形成处理器和存储器的微型计算机，特别涉及对处理器、存储器以及用于处理器和存储器之间的数据传送的传送单元的设置。
现有的技术

图1是表示现有处理系统的结构的一例的概略图。在图1中，处理系统包括进行所需的运算处理操作的处理器1、和设置在处理器1外部的作为该处理器1的主要记忆装置的主存储器2。处理器1通过外部数据总线3与主存储器2连接。该主存储器2中存有指令及处理数据(以下，统称为信息)。
处理器1包括存储信息的高速缓冲存储器1a、根据存储在高速缓冲存储器1a的信息产生各种控制信号的控制器1b、暂时存储运算处理所需的数据的寄存器组1c、根据来自控制器1b的控制信号进行运算的运算器1d。高速缓冲存储器1a、控制器1b、寄存器组1c以及运算器1d通过内部数据总线1e相互连接。该内部数据总线1e通过接口1f与外部数据总线3连接。接口1f在控制器1b的控制下管理主存储器和高速缓冲存储器1a及控制器1b之间的数据传送。
在该图1表示的处理系统的结构中，如果控制器1b需要高速缓冲存储器1a未存储的信息时，通过外部数据总线3及接口1f，从主存储器2传送控制器1b所需的信息。
主存储器2是由比如具有很大存储容量的DRAM(动态随机存取存储器)构成，但它不能象处理器1那样高速工作。而且主存储器2和处理器1之间的数据传送速度受到外部数据总线3的总线宽(位宽)的限制。外部数据总线3的总线宽由主存储器2的数据输入输出端子数决定。因此，主存储器2和处理器1之间的数据传输不能高速进行，从而处理器1在与该主存储器2传输数据时处于等待状态，这样就引起处理系统性能的下降等问题。
为了解决如图1所示的处理系统中主存储器2的低速所引起的问题，把处理器1和主存储器2在一个芯片上形成，扩大外部数据总线3的总线宽，从而实现数据传输的高速化。
图2是表示如上所述的处理器和主存储器在一个芯片上形成的微型计算机的结构的一个例子的概略图。在图2中，微型计算机10跟图1所示的结构一样包含高速缓冲存储器1a，控制器1b，寄存器组1c及运算器1d。该微型计算机10还内置有主存储器2。高速缓冲存储器1a，控制器1b，寄存器组1c，运算器1d及主存储器2是通过内部数据总线11相互连接。该内部数据总线11通过接口单元12与跟外部数据总线相连的外部装置进行信息的交换。
因把主存储器2内置于微型计算机10内，其结构跟图1不同。且不受主存储器2的数据输入输出端子数的限制，可以用该内部数据总线11的总线宽(位宽)来传输信息。因此通过扩大该内部数据总线11的总线宽可以同时传输大量的信息，并能实现高速传输数据的目的。而且，内部数据总线11的负载容量比图1所示的板上的配线即外部数据总线3的负载容量小很多，从而能够在主存储器2和高速缓冲存储器1a之间进行更高速度的信息传输。同时，因为内部数据总线11的负载容量很小，所以主存储器2的输出电路无需驱动很大的负载容量，从而可以减少处理系统的消耗电流。
但是，在如图2所示的微型计算机结构中，在与外部装置进行信息交换时，接口12占用内部数据总线11。这样，比如通过接口单元12主存储器2时，控制器1b不能使用内部数据总线11，其间运算操作停止，产生微型计算机处理性能下降的问题。
还有，在这种内置存储器的微型计算机中，怎样进行内部总线配置才能在内部使信息传输既有效率又高速进行，对这个问题很有探讨的价值。
而且，对处理器、主存储器及接口单元怎样进行配置才能在内部使信息传输既有效率又高速进行且可以提高处理性能，对该问题也很有探讨的价值。
发明的概要本发明的目的是为了提供不降低处理性能、既有效率又高速地进行信息传输的内置存储器的微型计算机。
本发明的另一个目的是提供即使在与外部进行信息传输时也不降低处理性能的内置存储器的微型计算机。
本发明的内置存储器的微型计算机具有以下装置多个数据输入输出连接部(输入输出PAD)；通过第1总线与这些多个数据输入输出连接部相连、且具有通过这些数据输入输出连接部进行信息输入输出的接口功能的总线接口装置；通过第2总线与该总线接口装置相连，且与总线接口装置进行信息交换的第1存储器；通过第3总线与第1存储器相连，且与该第1存储器选择的存储单元进行双向信息传输的第1双向传输装置；通过第4总线与第1双向传输装置相连，至少跟该第1双向传输装置进行双向的信息传输的第2双向传输装置。第1及第2双向传输装置具有锁存提供来的信息并将其传输的装置。
本发明的内置存储器的微型计算机还具有通过第5总线与第2双向传输装置相连，且跟该第2双向传输装置进行信息交换的第2存储器；和处理器装置，通过第6总线与该第2双向传输装置相连，且跟第2双向传输装置进行信息交换，且执行该信息所含的指令，把该执行结果的数据向第6总线输出。
与外部进行信息交换的总线接口装置通过第2总线与第1存储器相连，第1和第2存储器是通过具有锁存和传输功能的第1和第2双向传输装置相连。第2存储器通过第5总线与第2双向传输装置相连，且该第2双向传输装置通过第6总线与处理器装置相连。从而，当总线接口装置在第1存储器之间或和微型计算机外部之间进行信息传输时，处理器装置可以访问第2存储器来进行处理，可以防止信息传输时处理性能的下降。而且，通过设置第1和第2双向传输装置，从第1存储器向第1双向传输装置传输信息时处理器装置仍然可以通过第2双向传输装置访问第2存储器。从而可以在不降低处理性能的基础上在内部进行信息传输。
本发明的目的及其他目的和特征，通过参照以下的附图对最佳的实施例进行的详细说明变得更加清晰。
附图的简单说明图1是现有处理器的结构及存储器系统的结构的概略图；图2是图1所示的处理系统在一个芯片上时的结构的概略图；图3是本发明实施例1中的微型计算机的内部结构概略图；图4是在图3所示的总线配置下的信息信号流向示意图。
图5是表示本发明实施例1中有信息加载请求时的信息信号流向的时序图。
图6是表示请求信息存储时的信息信号流向的时序图。
图7是图3所示的数据寄存器(DR)整体的结构概略图。
图8是图7所示的数据寄存器的1位部分的结构示意图。
图9是图3所示的指令寄存器的1位部分的结构示意图。
图10是表示图3所示的总线接口单元(BIU)整体结构的方框图。
图11是图10所示的总线接口单元的1位部分的结构示意图。
图12是图3所示的DRAM的结构的概略图。
图13是图3所示的双向传输电路部分的结构的概略图。
图14是图3所示的DRAM读缓冲器的1位部分的结构示意图。
图15是图13所示的存储器读缓冲器的1位部分的结构示意图。
图16是图3所示的DRAM写缓冲器及存储器写缓冲器的1位部分的结构示意图。
图17是图13所示的存储器读缓冲器的变更例的结构示意图。
图18是图13所示的存储器读缓冲器其它变更例的结构示意图。
图19是图18所示的电平移位器的1位部分的结构示意图。
图20是本发明实施例2中的微型计算机的总线配线配置概略图。
图21是本发明实施例2中的微型计算机芯片上的配置的概略图。
图22是本发明实施例3中的微型计算机的重要部分的结构概略图。
图23是表示图22所示的SRAM控制器部分的工作的波形图。
图24是表示图22所示的驱动电路的输入第1级的结构一例的图。
图25是图22所示的SRAM控制部分的其它的工作时序图。
图26是本发明实施例3中的微型计算机芯片上的配置概略图。
图27是本发明实施例4的微型计算机重要部分的结构概略图。
图28是本发明实施例4的变更例的结构的概略图。
最佳实施例的说明图3是本发明实施例1中的内置存储器的微型计算机主要部分结构的方框图。在图3，微型计算机20包括与外部总线相连，进行信息输入输出的DQ连接部(DQ PAD)21；通过作为第1总线的DB总线(数据总线)22与DQ连接部21相连，且管理和执行微型计算机外部和内部之间的信息传输的总线接口单元(BIU)23；作为第1存储器的动态随机存取存储器(以下称DRAM)26，通过BIU总线24与总线接口单元BIU相连，与总线接口单元23进行存储信息的传输。DRAM26与作为第3总线的GIO总线(总输入/输出总线)28相连。
DB总线22的总线宽(位宽)为比如16位，另一方面BIU总线24及GIO总线28的总线宽(位宽)各自为128位。总线接口单元23包括128个锁存单元，通过有选择地将锁存单元和DB总线22相连来执行在装置外部是16位的信息传输及在装置内部是128位的信息传输。对总线接口单元23的结构后面会进行详细说明。这样可以实现在装置内部的信息传输高速化。DRAM26是具有与BIU总线24相连的端口和与GIO总线相连的端口的双端口存储器，所以只要不出现有存储器的竞争，该DRAM26可以同时跟BIU总线24和GIO总线28进行信息传输。
微型计算机20还包括通过GIO总线28把从DRAM中读出的信息锁存且传输到DRB总线31的DRAM读缓冲器(DRB)30、和把通过DRB总线31从DRAM读缓冲器(DRB)30提供来的信息或通过SBL总线32从静态随机存取存储器(以下称为SRAM)34读出的信息锁存且通过ITB总线(内部传输总线)35或SBL总线32将该锁存的信息向存储器写缓冲器(MWB)38传输的存储器读缓冲器(MRB)36。该存储器读缓冲器(MRB)36包括放大锁存信息的电路。GIO总线128、DRB总线31、及ITB总线35各自的位宽为比如128位。SBL总线32其位宽也是128位，SRAM34同时进行128位的信息输入输出。
存储器写缓冲器(MWB)38是把提供到ITB总线35上的信息，及通过SBL总线32由存储器读缓冲器(MRB)36提供的信息锁存且通过DWB总线40传输到DRAM写缓冲器(DWB)42。该存储器写缓冲器(MWB)38还具有把由ITB总线35提供的信息通过SBL总线32传输到SRAM34的功能。
DRAM写缓冲器(DWB)42把通过DWB总线40从存储器写缓冲器(MWB)38提供的信息通过GIO总线28传输到DRAM26。DWB总线40具有128位的位宽。通过分别设置DRB总线31和DWB总线40，从DRAM26到SRAM34的数据传送和从SRAM34到DRAM26的数据传送可以并列执行。
微型计算机20还包括存储通过ITB总线35从存储器读缓冲器36提供的信息中含有的指令的指令寄存器(IR)44；和与ITB总线35相连以便进行22向数据传送且存储数据的数据寄存器(DR)46。指令寄存器44及数据寄存器46分别通过指令总线48及数据总线50与处理器(CPU)相连。
指令寄存器(IR)具有跟ITB总线35相同总线宽(位宽)的锁存单元，从该128个锁存单元中同时选择32个锁存单元，通过指令总线48向处理器(CPU)52提供锁存信息(指令)。数据寄存器(DR)也一样，具有128个锁存单元，有选择地将32个锁存单元和数据总线50相连，且与处理器(CPU)进行数据的交换。
处理器(CPU)52具有如图1所示的内部结构，利用指令寄存器(IR)44所提供的指令及数据寄存器(DR)46所提供的数据执行指令指定的处理操作，把该处理结果重新存储在数据寄存器(DR)46中。
GIO总线28是以例如30MHz的速度传送数据。另一方面ITB总线35是以例如100MHz的速度传送信息。
图4是在图3所示总线配置情况下的信息传送路径示意图。图4中，箭头表示信息的流向。在图4，总线接口单元(BIU)23是通过DB总线22跟DQ连接部21进行双向的信息传送。DRAM26是通过BIU总线24与总线接口单元(BIU)23进行双向信息传送。DRAM26是通过GIO总线28把被选择的存储单元的信息传送到DRAM读缓冲器(DRB)30，而且DRAM26通过GIO总线28把从DRAM写缓冲器DWB提供的信息写入到所选择的存储单元。DRAM读缓冲器30通过DRB总线31把该锁存的信息传送到存储器读缓冲器(MRB)。另一方面DRAM写缓冲器(DWB)42把通过DWB总线40从存储器写缓冲器(MWB)提供的信息锁存，然后通过GIO总线28向DRAM26传送锁存信息。
存储器读缓冲器(MRB)36锁存且放大通过DRB总线31提供的信息和从SRAM34读出信息之一后，向ITB总线35或存储器写缓冲器(MWB)38传送。通过从该存储器读缓冲器(MRB)36到存储器写缓冲器(MWB)38的信息传送，使从SRAM34到DRAM26的信息传送成为可能。
存储器写缓冲器(MWB)38是把通过ITB总线35从数据寄存器(DR)46提供的数据和由存储器读缓冲器(MRB)36提供的信息中的一个传送到SRAM34或DRAM写缓冲器(DWB)42。
指令寄存器(IR)44是存储提供给ITB总线35信息中含有的指令，且通过指令总线48向处理器(CPU)52提供指令。数据寄存器(DR)46存储由ITB总线35提供的信息中含有的数据且向处理器(CPU)52提供的同时存储该处理器(CPU)52通过数据总线50提供的数据，再通过ITB总线35向存储器写缓冲器(MWB)38传送。
下面对数据传送动作进行说明。
(i)处理器(CPU)52对外部存储器等外部装置发出信息加载请求时通过DQ连接部21及DB总线22从外部存储器等提供的信息被存储在总线接口单元(BIU)23。总线接口单元(BIU)23通过BIU总线24，把从外部送入的信息传送给DRAM26并写入。DRAM26通过GIO总线28把该加载的信息传送到DRAM读缓冲器(DRB)30。DRAM读缓冲器(DRB)30锁存通过GIO总线28从该DRAM26提供的信息，然后通过DRB总线31传送到存储器读缓冲器(MRB)36。存储器读缓冲器(MRB)36放大从DRAM读缓冲器(DRB)30传送来的信息再通过ITB总线35传送到指令寄存器(IR)44及数据寄存器(DR)46。传送到该指令寄存器(IR)44及数据寄存器(DR)46的信息分别通过指令总线48及数据总线50传送到处理器(CPU)52。
ITB总线35根据比如100MHz左右的高速时钟信号传送信息，另一方面为了向GIO总线28传送从低速存储器DRAM26或与外部进行存取的总线接口单元(BIU)23来的信息，在GIO总线28上根据低速比如30MHz左右的时钟信号传送信息。
从而，从处理器(CPU)52发出信息加载请求到所需的信息到达处理器(CPU)52，需要相当多的驱动该ITB总线35的时钟信号的周期数。此时，因GIU总线28和ITB总线35相互分离，所以在所需信息到达该ITB总线35之前，处理器(CPU)52可以利用指令总线48和数据总线50以及ITB总线35。
也就是说，如图5的信息传送时序图所示，在时刻T0，处理器(CPU)52发出加载请求时，在时刻T1，在总线接口单元(BIU)23中存储有效信息。存储在总线接口单元(BIU)23中的信息通过DRAM26传送到GIO总线28，在T2时刻，在GIO总线28上出现有效信息。该GIO总线28上的有效信息通过DRAM读缓冲器(DRB)，存储器读缓冲器(MRB)传送到ITB总线35，在T3时刻在ITB总线35上传送有效信息。该ITB总线35上的有效信息分别传送到指令寄存器(IR)44及数据寄存器(DR)46，在T4时刻，在指令寄存器(IR)44及数据寄存器(DR)46中存储处理器(CPU)52所需的有效信息。在T4时刻以后，处理器(CPU)52可以存取在指令寄存器(IR)44及数据寄存器(DR)46中的所需的请求加载的信息。
从而，如图5所示，向外部存储器等发出加载请求时，在有效信息传送到ITB总线35上的T3时刻之前，处理器(CPU)可以利用该ITB总线35访问SRAM34，而且可以通过CPU总线(包含指令总线48及数据总线50)访问指令寄存器(IR)44及数据寄存器(DR)46。还有，在指令寄存器(IR)44及数据寄存器(DR)46中存储有效信息的T4时刻之前的那一段期间，处理器(CPU)可以利用CPU总线(指令总线48及数据总线50)访问指令寄存器(IR)44及数据寄存器(DR)46且进行处理。
这样，通过分别设置GIO总线28，ITB总线35及CPU总线(指令总线48及数据总线50)，处理器(CPU)在所需信息到达之前的那一段时间内可以利用可使用的总线执行处理，从而抑制了当传送来自外部装置的数据时处理性能的下降。
(ii)处理器发出向外部存储器等存储数据的存储请求时参照如图6所示的时序图对发出数据存储请求时的动作进行说明。
在T0时刻，处理器(CPU)52发出存储请求的同时，把所要存储的数据通过数据总线50存在数据寄存器(DR)50，在T1时刻，数据寄存器(DR)50中存储有效数据。存储在该数据寄存器(DR)50中的数据通过ITB总线35传送到存储器写缓冲器(MWB)38且存储在那里。存储在该存储器写缓冲器(MWB)38中的数据通过DWB总线40传送到DRAM写缓冲器(DWB)42中且锁存在那里。存储器写缓冲器(MWB)38具有锁存功能。从而，所要存储的数据存储在该存储器写缓冲器(MWB)38中后，处理器(CPU)52可以利用ITB总线35及CPU总线(指令总线38及数据总线50)访问SRAM34和指令寄存器(IR)44及数据寄存器(DR)46且进行处理。该ITB总线35是高速总线，即使在进行向外部存储器存储数据动作时，处理器(CPU)52通过数据寄存器(DR)50把所要存储的数据传送到存储器写缓冲器(MWB)38且存储起后，可以进行高速的所需的处理，抑制了该微型计算机的性能下降。
锁存在该DRAM写缓冲器(DWB)42中的数据(在T3时刻成为有效状态)通过低速的GIO总线28传送到DRAM26且存储起来。GIO总线28是低速总线，在T4时刻GIO总线28上出现有效数据，在T5时刻在DRAM26中存储有效数据。DRAM26是双端口存储器，通过使该写入及读出在同一周期内进行，可以在较早的时间把有效数据从DRAM26存储到总线接口单元(BIU)23中。这样，在T6时刻成为有效状态的总线接口单元23内的有效数据以16位为单位依次传送到外部且存储在外设存储器中。从而，对该微型计算机，即使对外部存储器进行数据存储动作时，在T2时刻以后内部处理器(CPU)52也可以通过ITB总线35访问SRAM34，而且T5时刻之后可以利用GIO总线28，因此可以抑制处理性能的下降。
而且，从如图5及图6所示的时序图可以看出，在外设存储器和DRAM26之间只进行数据传送时，处理器(CPU)52可以经常利用ITB总线35，指令总线48及数据总线50进行所需的处理。
如上所述，把专门与外设之间进行数据输入输出的总线接口单元(BIU)只与DRAM连接，把处理器(CPU)访问的总线(ITB总线35，指令总线48及数据总线50)从总线接口单元(BIU)分离，而且连接在DRAM26上的GIO总线28和ITB总线35之间设置作为双向传送装置的缓冲器(DRB、DWB、MRB、及MWB)，且赋予它们锁存功能，所以即使与该微型计算机外设进行信息传送时，也可以使内部ITB总线处于闲置状态以便处理器(CPU)可以利用，不会发生信息向外部传送时的处理停止，可提高处理性能。
还有，总线接口单元(BIU)和DR连接部之间的DB总线22也可以采用信息输入用总线和信息输出用总线分别设置的结构。
(各部分的结构)(1)数据寄存器(DR)46的结构图7是图3及图4所示的数据寄存器(DR)46整体的结构的概略图。在图7，数据寄存器(DR)46是分别对应于ITB总线35的总线线路I0-I127而设置，包括响应传送指令信号φTR成为有效而与对应的总线线路相连的锁存放大器LA0-LA127。该锁存放大器LA0-LA127(其结构后面会详细说明)包括从ITB总线35向处理器(CPU)传送数据的读缓冲器和把处理器(CPU)提供的数据传送到ITB总线35的写缓冲器。不管哪个，当成为有效时都把接收到的数据放大且锁存。
数据寄存器(DR)46还包括分别对应于锁存放大器LA0-LA31而设置的、响应成组选择信号φa而导通，并将锁存放大器LA0-LA31与处理器数据总线50的总线线路D0-D31相连的选择门SG0a-SG31a；分别对应于锁存放大器LA32-LA63而设置的、响应成组选择信号φb而导通，并将锁存放大器LA32 LA63分别与处理器数据总线50的总线线路D0-D31相连的选择门SG0b-SG31b；分别对应于锁存放大器LA64-LA95而设置的、响应成组选择信号φc而导通、并将锁存放大器LA64-LA95分别与处理器数据总线50的总线线路D0-D31相连的选择门SG0c-SG31c；分别对应于锁存放大器LA96-LA127而设置的、响应成组选择信号φd而导通，并将锁存放大器LA96-LA127分别与处理器数据总线的总线线路D0-D31相连的选择门SG0d-SG31d。
通过使ITB总线35和处理器数据总线50的总线宽不相同，可以交换位宽不同的信息，无需降低处理器(CPU)52的处理性能。而且，对于处理器(CPU)52的数据总线50的总线宽很小，因此可缩小该处理器(CPU)52附近的总线所需的设置面积。
在如图7所示的数据寄存器(DR)46的结构中，ITB总线35的总线线路I0-I127和锁存放大器LA0-LA127根据传送指令信号φTR可同时进行128位的数据传送。在这些128位的锁存放大器LA0-LA127中的32位锁存放大器根据成组选择信号φa-φd有选择地与处理器数据总线50(数据总线线路D0-D31)相连。
图8是如图7所示的锁存放大器及选择门中一位的结构示意图。在图8中，把对于ITB总线35的总线线路Ii和数据总线线路Dj而设置的锁存放大器及选择门的结构作为一例表示出来。ITB总线线路Ii包括互补的信号线Iia及ZIia。
锁存放大器包括响应传送指令信号φTR，放大并锁存ITB总线线路Ii上的互补信号的读出锁存放大器LAr；和放大并锁存数据总线线路Dj上的信号的写入锁存放大器LAw。选择门SG包括响应成组选择信号φgr而导通，把读出锁存放大器LAr的锁存数据传送到数据总线线路Dj上的读出选择门SGr；和响应传送指令信号φTRW把写入锁存放大器LAw的锁存信息传送到ITB总线信号Iia及ZIia上的写入选择门SGw。
传送指令信号φTRR及φTRW分别在读出传送时及在写入传送时提供给锁存放大器LA0-LA127。成组选择信号φgr及φgw在读出传送时及写入传送时只分别提供给被选择的成组锁存放大器。
读出锁存放大器LAr包括差动地放大信号线Iia及ZIia上的信号电位的差动放大器DAr；响应读出传送指令信号φTRR而导通的传输门TGr；和放大且锁存通过传输门TGr传送的差动放大电路DAr的数据的锁存电路LCHr。差动放大电路DAr包括连接在传输门TGr和接地电位之间且其栅极连接在信号线ZIia上的n沟道MOS管(绝缘栅型场效应管)T1；连接在接地节点和传输门TGr之间且其栅极连接在信号线Ii上的n沟道MOS管T2。锁存电路LCHr包括具有通过传输门TGr与MOS管T1的漏极相连的输入端的反相电路IV1；和具有通过传输门TGr与MOS管T2的漏极相连的输入端的反相电路IV2。传输门TGr包括分别对应于MOS管T1及T2而设置的n沟道MOS管。读出选择门SGr包括响应成组选择信号φgr导通且把反相电路IV2的输出信号传送到数据线Dj的传输门。该读出选择门SGr含有的传输门以1个n沟道MOS管为代表予以表示，但采用CMOS传输门也可以。还有该读出选择门SGr也可以采用三态缓冲器。
写入锁存放大器LAw包括把数据线Dj上的信号反相的反相器IV5；把反相电路IV5的输出信号和数据线Dj的信号差动放大的差动放大电路DAw；响应成组选择信号φgw传送该差动放大电路DAw的输出信号的传输门TGw；把通过传输门TGw传到的差动放大电路DAw的输出信号锁存的锁存电路LCHw。
差动放大电路DAw包括连接在传输门TGw和接地极之间且其栅极接收反相电路IV5的输出信号的n通道MOS管T3；连接在接地极和传输门TGw之间且其栅极连接在数据线Dj上的n沟道MOS管T4。传输门TGw包括分别对应于MOS管T3及T4而设置的传输门晶体管。
锁存电路LCHw包含具有通过传输门TGw连接在MOS晶体管T3的漏极的输入端的反相电路IV3，和具有通过传输门TGw连接在MOS管T4的漏极的输入端的反相电路IV4。
写入选择门SGw包括响应写入传送指令信号φTRW而导通且把反相电路IV3及IV4的输出信号各自传送到信号线ZIia及Iia上的传输门晶体管对。下面对其工作过程进行简单的说明。
现在假设信号线Iia上的信号为高电平，信号线ZIia上的信号为低电平。这种状态下，对差动放大电路DAr来说，MOS管T1的电导比MOS管T2的电导小。读出传送指令信号φTRR成为有效状态(高电平)时，传输门TGr处于导通状态，差动放大电路DAr的MOS管T1及T2各自与反相电路IV1及IV2连接。因为MOS管T2的电导大于MOS管T1的电导，反相电路，IV2的输入节点的电位下降。该反相电路IV2的输入节点电位下降被反相电路IV2及反相电路IV1放大且锁存起来。这样，由差动放大电路DAr检出的微小的电位差，由锁存电路LCHr放大且锁存起来。然后成组选择信号φgr处于有效状态(高电平)时，读出选择门SGr导通，反相电路IV2的输出信号(高电平)传送到数据线Dj，再传送到处理器。
从处理器向ITB总线传送数据时，写入锁存放大电路LAw被激活。高电平数据传送到数据线Dj上时，反相电路IV5的输出信号为低电平。这种状态下，对差动放大电路来说，MOS管T3的电导小于MOS管T4的电导。成组选择信号φgw成为有效状态时(高电平)，传输门TGw成为导通状态，差动放大电路DAw与锁存电路LCHw连接。因为MOS管T4的电导很大，所以反相电路IV4的输入节点电位下降。该电位下降被反相电路IV4及IV3放大且锁存起来(MOS管T3几乎是截止状态)。然后，写入传送指令信号φTRW成为有效状态(高电平)，选择门SGw导通。这样反相电路IV3输出的低电平信号及反相电路IV4输出的高电平信号各自传送到信号线ZIia及Iia。
(指令寄存器(IR)的结构)指令寄存器(IR)只有当把指令通过指令总线传送到处理器(CPU)时才需要。该指令寄存器(IR)也具有跟如图7所示数据寄存器(DR)46实质上相同的结构。
图9是指令寄存器(IR)的一位的结构概略图。在图9中表示了对应于ITB总线Ii设置的指令寄存器IRi。在图9，指令寄存器IRi包含并列地与ITB总线Ii相连的两个锁存放大器ILAa和ILAb。
锁存放大器ILAa是响应传送指令信号φTRIa而成为有效，把ITB总线Ii上的互补信号放大且锁存。锁存放大器ILAb是响应传送指令信号φTRib而成为有效，把ITB总线Ii上的互补信号放大且锁存。在图9中只表示了锁存放大器ILAa的结构。锁存放大器ILAb具有与锁存放大器ILAa相同的结构。
锁存放大器ILAa包括差动放大总线线路Ii的信号线Iia及ZIia上的信号的差动放大电路IDA；响应传送指令信号φTRIa而导通且传送差动放大电路IDA输出信号的传输门ITG；放大和锁存通过传输门ITG传到的信号的锁存电路ILCH。
差动放大电路IDA包括连接在接地点和传输门ITG之间且其栅极连接在信号线Iia上的n沟道MOS管T5；连接在接地点和传输门ITG之间且其栅极连接在信号线ZIia上的n沟道MOS管T6。
传输门ITG包括两个MOS管(传输门晶体管)，分别对应于MOS管T5和T6而设置，当传送指令信号φTRIa有效时导通。该传输门ITG也可以采用CMOS传输门。
锁存电路ILCH包括反相电路IV6，其输入端通过传输门ITG连接在MOS管T6的漏极上；反相电路IV7，其输入端通过传输门ITG连接在MOS管T5的漏极上。
指令寄存器IRi还包含响应选择信号φISEL选择放大器ILAa和ILAb之一的输出信号的多路复用器MUX和，响应成组选择信号φIg而导通，且把多路复用器MUX所选择的信号传送到指令总线线路IRBj上的选择门ISG。在图10中的选择门ISG是由一个MOS管构成的，但也可以采用CMOS传输门或三态缓冲器。
传送指令信号QTRIa同时提供给对应于指令寄存器IR的各ITB总线线路而设置的锁存放大器ILAa。传送指令信号φTRIb共同提供给指令寄存器(IR)的各寄存器中的锁存放大器ILAb。传送指令信号φTRIa及φTRIb中的一个信号成为有效状态。成组选择信号φIg选择32位的指令寄存器。
锁存放大器ILAa和ILAb被激活时的工作过程跟数据寄存器(DR)(参照图8)相同，即通过差动放大电路IDA差动放大信号线Iia及ZIia上的信号，该差动放大电路IDA的输出信号在传输门ITG导通时被传送到锁存电路ILCH，并在那里再次被放大且锁存起来。这样，128位ITB总线线路I0-I127的信号同时被锁存在指令寄存器(IR)的128位的锁存放大器ILAa或ILAb中。然后，根据选择信号φISEL选择锁存放大器ILAa和ILAb之间的一个。进而根据成组选择信号φIg从该128位指令中选择32位指令，而后传送到指令总线线路(IRB)48再提供给处理器52。
指令寄存器(IR)的每位都设有锁存放大器ILAa及ILAb。当把存储于其中一个锁存放大器中的指令信息向处理器传送的这段时间内，另一个锁存放大器存储下一个指令。这样，可以象流水线一样连续地把指令传送到处理器(CPU)52中，可实现高速的指令传送。
还有，通过分别设置指令寄存器(IR)和数据寄存器(DR)，可以同时向处理器(CPU)传送指令及数据，可实现高速的信息传送动作。
(3)总线接口单元(BIU)图10是在图3及图4表示的总线接口单元(BIU)的整体结构的概略图。在图10，总线接口单元(BIU)23包括各自对应于BIU总线24的总线线路BU0-BU127而设置的、响应传送指令信号φTRB而成为有效、被连接在对应的总线线路BU0-BU127的锁存放大器BLA0-BLA127。
锁存放大器BLA0-BLA127中的每一个都包括进行从BIU总线24到DB总线22的信息传送的锁存放大电路及进行从DB总线22到BIU总线24的信息传送的锁存放大电路。锁存放大器BLA0-BLA127以8个为单位分组，且响应字节控制信号φBYH及φBYL成为工作状态。通过利用该字节控制信号φBYH及φBYL，可以处理16位信息和8位信息两种信息。
总线接口单元(BIU)23还包括从128个锁存放大器BLA0-BLA127中选择16个锁存放大器且把它们各自连接在DB总线22的总线线路DB0-DB15上的选择电路BSG0-BSG7。选择电路BSG0响应成组选择信号φBg0而导通，同时把锁存放大器BLA0-BLA15各自连接在DB总线22的总线线路DBB0-DBB15上。选择电路BSG1响应成组选择信号φBg1而导通，同时把锁存放大器BLA16-BLA31各自连接在DB总线22的总线线路DBB0-DBB15上。选择电路BSG2响应成组选择信号φBg2而导通，同时把锁存放大器BLA32-BLA47各自连接在DB总线22的总线线路DBB0-DBB15上。选择电路BSG3响应成组选择信号φBg3而导通，同时把锁存放大器BLA48-BLA63各自连接在DB总线22的总线线路DBB0-DBB15上。
选择电路BSG4响应成组选择信号φBg4而导通，同时把锁存放大器BLA64-BLA79各自连接在DB总线22的总线线路DBB0-DBB15上。选择电路BSG5响应成组选择信号φBg5而导通，同时把锁存放大器BLA80-BLA95各自连接在DB总线22的总线线路DBB0-DBB15上。选择电路BSG6响应成组选择信号φBg6而导通，同时把锁存放大器BLA96-BLA111各自连接在DB总线22的总线线路DBB0-DBB15上。选择电路BSG7是响应成组选择信号φBg7而导通，同时把锁存放大器BLA112-BLA127各自连接在DB总线22的总线线路DBB0-DBB15上。
通过使用选择电路BSG0-BSG7，可以有效地进行128位的BIU总线24和16位的DB总线22之间的信息传送。DQ连接部分别连接在DB总线22的总线线路DB0-DB15上，且与外设只通过16位的总线线路连接，所以为驱动外部的总线线路不需要设置128个输入输出缓冲器，可以减少输入输出缓冲器的数量，且减少消耗电流。
图11是图10所示的总线接口单元其1位的结构图。该图11中表示设置在BIU总线24的总线线路BUi和DB总线22的总线线路DBBj之间的总线接口单元电路。总线线路BUi包含互补信号线BUia和ZBUia。
在图11中，总线接口单元电路(一位的总线接口单元)包括响应字节控制信号φBY及传送指令信号φTRBra而成为工作状态，放大并锁存信号线BUia及ZBUia上的信号电位的锁存放大电路BLAra；响应字节控制信号φBY及传送指令信号φTRBrb而成为工作状态，放大并锁存信号线BUia及ZBUia上的信号的锁存放大电路BLArb；响应选择信号φBSEL，选择锁存放大电路BLAra和BLArb的锁存信号中的一个的多路复用器(MUX)BMUr；响应成组选择信号φBgr而导通，且把多路复用器BMUr的输出信号传送到DB总线线路DBBj的选择电路BSGr。
字节控制信号φBY为字节控制信号φBYH和φBYL中的一个。而且，128位同时传送的指令信号φTRBra和φTRBrb的其中一个成为有效状态。当把锁存放大电路BLAra和BLArb中的其中一个的锁存信号向总线线路DBBj输出时，另一个锁存放大电路存储信号线BUia及ZBUia的信息信号。这样，可实现高速的信息传送。
锁存放大电路BLAra和BLArb具有相同的结构，在图11中只具体表示了锁存放大电路BLAra的电路结构。锁存放大电路BLAra包括差动放大信号线BUia和ZBUia上的信号电位的差动放大电路BDA；响应字节控制信号φBY而导通且传送差动放大电路BDA的输出信号的传输门BTGb；响应传送指令信号φTRBra而导通，且传送从传输门BTGb传过来的信号的传输门BTGa；放大并锁存从传输门BTGa传送来的信号电位的锁存电路BLCHr。
差动放大电路BDA包括连接在接地点和传送门BTGb之间且其栅极连接在信号线BUia上的n沟道MOS管T7，和处于接地点和传输门BTGb之间，且其栅极连接在信号线ZBUia上的n沟道MOS管T8。
传输门BTGb包括各自对应于MOS管T7及T8而设置的、响应字节控制信号φBY而导通的传输门晶体管对。传输门BTGa包括响应传送指令信号φTRBra而导通，且各自对应于传输门BTGb的传输门晶体管对而设置的传输门晶体管对。传输门BTGa及BTGb的传输门晶体管也可以采用CMOS传输门。
锁存电路BLCHr包括当传输门BTGa和BTGb导通时其输入端连接在MOS管T7漏极的反相电路IV8，和当传输门BTGa及BTGb导通时其输入端连接在MOS管漏极的反相电路IV9。
当信号线BUia的信号电位为高电平时，MOS管T7的电导大于MOS管T8的电导，MOS管T7的漏极电位小于MOS管T8的电位。若传输门BTGb及BTGa响应信号φBY及φTRBra而导通，则这些MOS管T7及T8的漏极与锁存电路BLCHr连接上。因为MOS管T7的漏极电位小于MOS管T8的漏极电位，所以反相电路IV8的输出信号为高电平，该输出信号通过反相电路IV9反馈，从而该MOS管T7及T8的漏极电位被锁存电路BLCHr放大并锁存。
多路复用器BMUr若响应选择信号φBSEL，选择该锁存放大电路BLAra的话，则反相电路IV8的高电平输出信号传送到选择门BSGr。成组选择信号φBgr成为有效状态时，多路复用器BMUr的高电平信号通过选择门BSGr传送到总线线路DBBj。
锁存放大电路BLAw锁存总线线路DBBj上的信号且生成互补信号传送到信号线BUia及ZBUia上。锁存放大电路BLAw包括选择多路复用器BMUr的输出信号和总线线路DBBj上的信号之一的多路复用器BMUw；响应成组选择信号φBgw而导通，且传送多路复用器BMUw的输出信号的传输门BTGw；锁存从传输门BTGw传送的信号的锁存电路BLCHw；响应传送指令信号φTRBw而导通，且把锁存在锁存电路BLCHw中的信号传送到信号线BUia及ZBUia上的选择门BSGw。
多路复用器BMUw包括选择多路复用器BMUr的输出信号和总线线路DBBj上的信号之一的选择电路BMGa，和把多路复用器BMUi的输出信号及数据线DBBj的信号分别反相且选择其中之一的选择电路BMGb。作为一例，选择电路BMGa包括传送多路复用器BMUr的输出信号的n沟道MOS管T9a，和传送总线线路DBBj上信号的P沟道MOS管T10a。选择信号φBsrw提供给这些MOS管T9a和T10a的栅极。选择电路BMGb包括反转多路复用器BMUr的输出信号的反相电路IV10；反转总线线路DBBj上信号的反相电路IV11；传送反相电路IV10输出信号的n沟道MOS管T9b；传送反相电路IV11的输出信号的P沟道MOS管T10b。选择信号φBsrw提供给MOS管T9b和T10b的栅极。选择电路BMGa和BMGb的MOS管可以用CMOS传输门或三态缓冲器来代替。根据选择信号φBsrw，也可以具有选择多路复用器BMUr的信号和总线线路DBBj上信号之一的功能。
传输门BTGw包括分别对应于选择电路BMGa及BMGb而设置的传送门晶体管对。锁存电路BLCHw包括通过传输门BTGw，其输入端连接在选择电路BMGa的输出端的反电路IV12，和通过传输门BTGw，其输入端连接在选择电路BMGb的输出端的反相电路IV13。
选择门BSGw包括响应传送指令信号φTRBw而导通，且把反相电路IV12及IV13各自的输出信号传送给信号线ZBUia及BUia的传输门晶体管对。下面对其工作过程进行简单的说明。
根据选择信号φBsrw，多路复用器BMUw选择多路复用器BMUr输出的信号和总线线路DBBj之一。然后，成组选择信号φBgw成为有效状态，且多路复用器BMUw的输出信号由锁存电路BLCHw锁存。该成组选择信号φBgw共同提供给16位总线接口单元电路，且锁存16位DB总线上的每一位。然后，传送指令信号φTRBw成为有效状态，对总线接口单元(BIU)来说，128位选择门BSGw处于导通状态，从而对应的锁存电路BLCHw的锁存信号传送到信号线BUia及ZBUia。
比如，总线线路DBBj的信号被选择且该总线线路DBBj的信号为高电平时，通过多路复用器BMUw及传输门BTGw，其高电平信号锁存在锁存电路BLCHw。在这种状态下，反相电路IV12的输出信号为低电平，反相电路IV13的输出信号为高电平。因此，选择门BSGw导通的话，高电平信号传送到信号线BUia，低电平信号传送到信号线ZBUia上。
设置多路复用器BMUw的目的是为了实现从DRAM读出的信息重新存储到DRAM中的(反馈复制)动作。
当分别设置DB总线的信号输出用总线及信号输入用总线时，选择门BSGr连接在输出用总线上，锁存放大电路BLAw连接在信号输入用总线上。
(4)DRAM26的构成图12是在图3及图4中所示的DRAM26的结构的概略图。在图12，DRAM26包括连接在BIU总线24上的A端口26a、连接在GIO总线28上的B端口26b、和通过A端口26a及B端口26b进行存取的DRAM阵列部26c。DRAM阵列部26c包括以行列状排列的动态存储器单元、放大且锁存所选择的存储单元信息的读出放大器、在等待周期内把各列(位线对)预充电至所需电位的预充电电路等。A端口26a和B端口26b每个都包括选择DRAM阵列部的行的行译码器、选择DRAM阵列部的列的列译码器、以及产生驱动DRAM阵列部使之成为选择状态的控制信号的外围控制电路。
A端口26a及B端口26b可以各自相互独立地成为有效状态(在未图示的存储器控制器的控制下)。该DRAM26的结构可以和一般的双端口存储器的结构相同。通过分别相互独立地驱动A端口26a及B端口26b，可以把DRAM阵列部26c作为缓冲器使用，在BIU总线24和GIO总线28之间传送信息。也就是说，A端口26a及B端口26b为选择DRAM阵列部26c的相同行和列的状态，且根据其信息传送方向，一个以信息写入方式工作，另一个以信息读出方式工作。可以同时进行向DRAM阵列部26c的存储动作和在BIU总线24和GIO总线28之间的信息传送。
SRAM34跟一般的SRAM相同，包括地址译码器、行译码器、列译码器、SRAM单元矩阵。即，该SRAM34和作为分立元件而组成的SRAM(芯片)具有相同的内部结构。
(5)结构图13是大概表示为了在GIO总线28，SBL总线32，及ITB总线35之间进行数据传送的传送部的结构的方框图。在图13，传送由GIO总线28提供的信息的DRAM读缓冲器(DRB)30包括响应前置放大器激活信号φDPAE而成为有效状态，放大并锁存传送到GIO总线28上的信息信号的放大锁存器60，和响应传送指令信号φDRTE把由放大锁存器60锁存的信息传送给存储器读缓冲器(MRB)36的传送缓冲器62。该传送缓冲器62具有缓冲处理功能，但也可以采用单独的象CMOS传输门一样的门电路。
存储器读缓冲器(MRB)36包括响应传送动作激活信号φSSAE而成为有效状态。在SBL总线32上传送从SRAM传来的信息的传输门64；把从DRAM读缓冲器(DRB)30和传输门64传送来的信号有选择性地锁存的选择锁存器66；响应总线传送启动信号φDBITB放大在选择锁存器66锁存的信息信号且向ITB总线35及/或存储器写缓冲器(MWB)38输出的放大器68。
选择锁存器66为使传送缓冲器62及传输门64之一暂时成为有效状态(对于此下面详细说明)。锁存成为有效状态的传送缓冲器62或传输门64的信息传送缓冲器62及传输门64在非有效状态下，把其输出信号复位成所需电平。
存储器写缓冲器(MWB)38响应写入译码器启动信号φSWDEL把提供给ITB总线35上的信息传送给SBL总线32。该写入译码器启动信号φSWDEL可使SRAM的地址译码器开始工作。该传输门70和ITB总线35之间的总线布线还作为锁存器利用。对传输门70的非有效状态时来说，该传输门70的输入端是根据放大器68或数据寄存器(DR)的输出信号保持所需的信号状态。
DRAM写缓冲器(DWB)42包括响应缓冲写入启动信号φBWE而成为有效状态，且传送通过存储器写缓冲器(MWB)38提供的信息的传输门72，和锁存从传输门72传来的信息且向GIO总线28传送的锁存放大器74。传输门72通过总线布线直接连接在ITB总线35上。
对存储器写缓冲器(MWB)38来说，实现锁存功能的部分单由总线布线组成，所以对于该存储器写缓冲器(MWB)38，有了向SBL总线32传送信息的传输门70，无需为进行向DRAM写缓冲器(DWB)42的传送而再设置传输门，且无需再设置锁存电路，从而减少该存储器写缓冲器(MWB)38的占有面积和功耗。
如图13所示，通过各传送缓冲器具有锁存功能和放大功能且具有传输门，能够既不产生数据冲突，也不产生信号损失，可高速地进行信息传送。
在该图13，除了前置放大启动信号φDPAE，信号φDRTE、φSSAE、φDBITB、φBWE、以及φSWDEL是根据处理器的指令，由后面将要说明的控制对SRAM的访问的SRAM存储器控制器而生成。作用于DRAM读缓冲器(DRB)30的放大锁存器60的DRAM前置放大启动信号φDPAE是由控制DRAM及总线接口单元(BIU)动作的DRAM存储器控制器产生。
通过由SRAM控制器生成这些控制信号(除信号φDPAE)，可以在正确的时间内无信息冲突地传送信息。
(DRAM读缓冲器(DRB)30的结构)图14是表示图13所示的DRAM读缓冲器(DRB)30的具体结构的一例。在图14，表示了1位的DRAM读缓冲器的结构。
在图14，放大锁存器60包括响应前置放大器启动信号φDPAE而激活，反转和放大GIO总线线路GIOi上信号的反相缓冲器60a；响应前置放大器启动信号φDPAE而被激活，反转且放大GIO总线线路ZGIOi上信号的反相缓冲器60b；响应前置放大器启动信号φDPAE而被激活，再放大反相缓冲器60a的输出信号的反相缓冲器60c；响应前置放大器启动信号φDPAE而被激活，再放大反相缓冲器60b输出信号的反相缓冲器60d；响应前置放大器启动信号φDPAE而激活，差动放大且锁存反相缓冲器60a及60b的输出信号的差动放大电路60e；锁存反相缓冲器60a和60b的输出信号的锁存电路60f；分别反转锁存电路60f的锁存信号且输出的反相电路IV20和IV21。
从反相电路IV20和IV21输出的互补信号DRB和ZDRB提供给传送缓冲器62。
GIO总线线路GIOi及ZGIOi是互补的信号线，它们构成1位的总线线路。
反相缓冲器60a包括在电源电压Vcc和节点IV1之间连接且其栅极连接在GIO总线线路GIOi上的P沟道MOS管Q1、和串联连接在IV1节点和接地点之间的n沟道MOS管Q2和Q3。给MOS管Q2栅极提供前置放大器启动信号φDPAE。MOS管Q3的栅极连接在GIO总线线路GIOi上。反相缓冲器60b包括连接在电源Vcc和节点N2之间且其栅极连接在GIO总线线路ZGIOi上的P沟道MOS管Q4、和串接连接在节点N2和接地点之间的n沟道MOS管Q5和Q6。给MOS管Q5的栅极提供前置放大器启动信号φDPAE。MOS管Q6的栅极连接在GIO总线线路GIOi上。
反相缓冲器60c包括连接在电源Vcc和节点N3之间且其栅极连接在节点N1的P沟道MOS管Q7、和连接在节点N3和接地点之间的n沟道MOS管Q8和Q9。给MOS管Q8的栅极提供前置放大器启动信号φDPAE。MOS管Q9栅极连接在节点N1。
反相缓冲器60d包括连接在电源Vcc和节点N4之间且其栅极连接在节点N2的P沟道MOS管Q10、和串接在节点N4和接地点之间的n沟道MOS管Q11和Q12。给MOS管Q11的栅极提供前置放大器启动信号φDPAE。MOS管Q12栅极连接在节点N2。
锁存电路60f包括反转节点N4上的信号电位，且传送给节点N3的反相电路IV22，和反转节点N3上信号且传送给节点N4的反相电路IV23。
差动放大电路60e包括连接在电源Vcc和节点N1之间且其栅极接收前置放大器启动信号φDPAE的P沟道MOS管Q13；连接在电源Vcc和节点N1之间且其栅极连接在节点N2上的P沟道MOS管Q14；连接在电源Vcc和节点N2之间且其栅极接收前置放大器启动信号φDPAE的P沟道MOS管，Q15；连接在电源Vcc和节点N2之间且其栅极连接在节点N1上的P沟道MOS管Q16。MOS管Q14和Q16形成交叉连接，且把节点N1和N2之处于高电位的电位提高到电源电压Vcc(节点和电压用同一符号表示)。下面对该放大锁存器60的动作进行说明。
GIO总线线路GIOi和ZGIOi在等待周期内预充电为高电平。当前置放大器启动信号φDPAE为低电平时，MOS管Q2和Q5处于截止状态，反相缓冲器60a及60b处于高输出阻抗状态。
对于差动放大电路60e来说，前置放大器启动信号φDPAE为低电平时，MOS管Q13和Q15处于导通状态，节点N1和N2预充电为电源电位Vcc。该节点N1和N2为高电平，MOS管Q7和Q10同时处于截止状态。而且前置放大器启动信号φDPAE为低电平，MOS管Q8及Q11也处于截止状态。在该状态下，锁存电路60f锁存前周期中的信息，由反相电路IV20和IV21连续输出前周期中的信号。
前置放大器启动信号φDPAE上升为高电平时，MOS管Q2及Q5处于导通状态，反相缓冲器60a和60b处于工作状态，从而把GIO总线线路GIOi和ZGIOi的信号反转且放大并且分别传送给节点N1和N2。对差动放大电路60e来说，MOS管Q13和Q14处于截止状态，传送到节点N1和N2上的信号电位由MOS管Q14及Q16差动放大。现在考虑GIO总线线路GIOi上传来高电平信号，GIO总线线路ZGIOi上传来低电平信号的情况。对该状态来说，节点N1为低电平，另一方面节点N2维持高电平。MOS管Q16由于节点N1为低电平而处于导通状态，使节点N2维持在电源电位Vcc电平。另一方面，MOS管Q14处于截止状态，节点N1的电平下降。
根据节点N1和N2的电位变化，MOS管Q7的电导变的很大，另一方面MOS管Q10维持截止状态。这样，通过MOS管Q7，从电源节点Vcc给节点N3提供电流。而且MOS管Q8及Q11处于导通状态，节点N4通过MOS管Q11和Q12放电(节点N2的电位为高电平)。另一方面MOS管Q9由于节点N1的低电平而处于截止状态。这样，反相缓冲器60c和60d的输出信号快速变化，反相缓冲器60c和60d的输出信号由锁存电路60f来锁存。
在该状态下，节点N3为高电平，节点N4成为低电平。该节点N3及N4上的信号通过反相电路IV21和IV20来反转放大且传送。
通过利用该反相缓冲器及差动放大电路，快速放大GIO总线线路GIOi及ZGIOi的微小电位变化。而且通过锁存电路60f的反相电路IV22和IV23，快速变化节点N3及N4的电位且锁存，可实现高速的信息传送。
传送缓冲器62包括连接在电源节点Vcc和节点N5之间且其栅极接收读出传输启动信号φDPTE的P沟道MOS管Q20；连接在节点N5和节点N6之间且其栅极接收放大锁存器60的输出信号ZDRB的P沟道MOS管Q21；连接在节点N6和接地节点之间且其栅极接收信号ZDRB的n沟道MOS管Q22；连接在节点N6和接地节点之间且其栅极接收读出传输启动信号φDPTE的n沟道MOS管Q23；连接在节点N5和节点N7之间且其栅极接收放大锁存器60的输出信号DRB的P沟道MOS管Q24；连接在节点N7和接地节点之间且其栅极接收信号DRB的n沟MOS管Q25；连接在节点N7和接地点之间且其栅极接收读出传输启动信号φZDRTE的n沟道MOS管Q26。
由节点N6及N7输出互补信号DR0及ZDR0，且把它提供给存储器读缓冲器(MRB)36的选择锁存器66。下面简单说明其工作过程。
当读出传输启动信号φZDRTE为有效状态的高电平时，MOS管Q20处于截止状态，MOS管Q23及Q26处于导通状态。在该状态下，节点N6及N7通过MOS管Q23及Q26固定为接地电平。
当读出传输启动信号φZDRTE为低电平的有效状态时，MOS管Q23及Q26处于截止状态，且MOS管Q20处于导通状态，而且电源电位Vcc传送到节点N5。这样，MOS管Q21及Q22作为CMOS反相器工作，且反转放大锁存器60的输出信号ZDRB，生成信号DR0。而且MOS管Q24及Q25作为CMOS反相器工作，且反转放大锁存器60的输出信号DRB，生成信号ZDRO。
通过该放大锁存器60及传输缓冲器62的二级锁存及放大传送结构，经过放大且锁存的、稳定的信息准确地传送到下一级电路。而且通过设置锁存器，可以在每个时钟周期(传送周期)内依次正确地传送信息。
(存储器读缓冲器(MRB)的结构)图15是表示图13所示的存储器读缓冲器(MRB)36的具体的结构的一例。在图15中表示了存储器，读缓冲器(MRB)36的一位的部分的结构。
在图15中，传输门64包括响应SRAM传送启动信号φSSAE的激活而导通，且把SBL总线线路SBLi及ZSBLi上的信号各自传送给节点N8及N9的n沟道MOS管Q30及Q31，和在SRAM传送启动信号φSSAE的非有效状态下导通，且向节点N8及N9传递电源电位Vcc的P沟道MOS管Q32及Q33。总线线路SBLi及ZSBLi是互补信号线，且它们构成1位的SBL总线线路。
选择锁存器66包括差动放大从该传输门64传送给节点N8及N9的互补信号的差动放大电路66a，和差动放大图14所示的传送缓冲器62传送的互补信号DR0及ZDR0的差动放大电路66b，和放大且锁存差动放大电路66a及66b之一的输出信号的锁存电路66c。
差动放大电路66a包括连接在电源节点Vcc和节点N10之间且其栅极连接在N8上的P沟道MOS管Q34，和连接在电源节点Vcc和节点N11之间且其栅极连接在节点N9的P沟道MOS管Q35。差动放大电路66b包括连接在节点N11和接地点之间且其栅极接收传送缓冲器62的输出信号DR0的n沟道MOS管36，和连接在节点N10和接地点之间且其栅极接收传送缓冲器62的输出信号ZDR0的n沟道MOS管Q37。
锁存电路66c包括反转节点N11上的信号并传送给节点N10的反相电路IV25，和反转节点N10上的信号并传送给节点N11的反相电路IV26。下面对该选择锁存器66的工作过程进行说明。
首先说明锁存传输门64传送来的信号时的工作过程，对该传送动作来说，图14所示的传送缓冲器62处于非有效状态且其输出信号DR0及ZDR0都是低电平。从而差动放大电路66b中的MOS管Q36及Q37都处于截止状态。当SRAM传送启动信号φSSAE为非有效状态的低电平时，节点N8及N9通过MOS管Q32及Q33预充电为电源电位Vcc，差动放大电路66a的MOS管Q34及Q35都处于关闭状态。该状态下锁存电路66c保持原先的状态。
当SRAM传送启动信号φSSAE为有效状态的高电平时，MOS管Q32及Q33处于截止状态，节点N8及N9的预充电结束，SBL总线线路SBLi及ZSBLi上的信号传送到节点N8及N9。该节点N8及N9上的信号为互补信号。传送到节点N8上的信号为高电平时，MOS管Q34处于截止状态，另一方面MOS管Q35其电导下降，变为导通状态。这样，电源节点Vcc供给节点N11电流从而节点N11的电位提高。
如果MOS管Q34及Q35的电流驱动力比起反相电路IV25和IV26的电流驱动力非常大，随着该节点N11的电位上升，反相电路IV25的输出信号降低为低电平，从而节点被N11高速地驱动成电源电位Vcc水平的高电平，节点N10被高速驱动成接地电位水平的低电平且被锁存。这样，节点N11输出高电平信号ZMRB，节点N10输出低电平信号。
当传送传送缓冲器62的输出信号DR0及ZDR0时，进行以下动作。该状态下，SRAM传送启动信号φSSAE为非有效状态的低电平，节点N8及N9同时为高电平，且差动放大电路66a的MOS管Q34及Q35都处于截止状态。输出信号DR0及ZDR0在非有效状态下为低电平，MOS管Q36及Q37处于截止状态。该状态下锁存电路66c保持原先的状态。
若从传送缓冲器62(参照图14)输出信号DR0及ZDR0，则MOS管Q36及Q37的电位电平发生变化。现信号DR0为高电平时，MOS管Q36的电导大于MOS管Q37的电导。若MOS管Q36及Q37的电流驱动力充分大于反相电路IV25及IV26的电流驱动力，则节点N11通过MOS管Q36向接地电平放电。
由于该节点N11电位下降，通过反相电路IV25及IV26，节点N11及N10的电位快速地各自锁存为低电平及高电平。通过使MOS管Q34、Q35、Q36及Q37的电流驱动力大于反相电路IV25及IV26的电流驱动力，则可以准确地放大并锁存从传输门64及传送缓冲器62(参照图14)传送的信号。通过在锁存电路66c的锁存节点N10及N11和电源节点Vcc之间及接地节点之间各自设置差动放大电路66a及66b，且根据传输门64及传输缓冲器62的输出信号分别驱动它们，所以无需多路复用器等的电路，可准确地有选择性地放大且锁存这些传输门64及传送缓冲器62的输出信号。
放大器68根据反转选择锁存器66的输出信号ZMRD的反相电路IV27的输出信号驱动ITB总线线路Ii。该放大器68包括在总线线路传送启动信号φDBITB及φZDBITB有效时导通，且把反相电路IV27的输出信号分别传送给节点N12及N13的CMOS传输门TF1及TF2；连接在电源节点Vcc和节点N12之间且其栅极接收总线传送启动信号φDBITB的P沟道MOS管Q38；连接在节点N13和接地点之间且其栅极接收总线传送启动信号φZDBITB的n沟道MOS管Q39；连接在电源节点Vcc和输出节点N14之间且其栅极连接在节点N12的P沟道MOS管Q40；连接在输出节点N14和接地点之间且其栅极连接在节点N13的n沟道MOS管Q41。下面对该放大器68的动作进行简单说明。
当总线传送启动信号φDBITB及φZDBITB为非有效状态时，CMOS传输门TF1及TF2同时处于非易通状态。该状态下，MOS管Q38响应处于非有效状态(低电平)的总线传送启动信号φDBITB，把节点N12充电至电源电位Vcc电平，使MOS管Q40维持在截止状态。另一方面，MOS管Q39响应处于非有效状态(高电平)的总线传送启动信号φZDBITB，使节点N13保持在接地电位电平，使MOS管φ41维持在截止状态。
总线传送启动信号φDBITB及φZDBITB为有效状态时，MOS管Q38及Q39处于截止状态。此时，CMOS传输门TF1及TF2成为导通状态，反相电路IV27的输出信号传送给节点N12及N13。节点N12及N13由于反相电路IV27的输出信号而具有相同电位，MOS管Q40及Q41之一成为导通状态，另一个成为非导通状态。这样，反转了反相电路IV27的输出信号的信号传送给目前为止处于高阻抗状态的ITB总线线路Ii。因放大器68具有高输出阻抗状态的结构，所以不给从后面将要说明的存储器写缓冲器(MWB)到DRAM写缓冲器(DWB)的信息传送产生任何坏影响。
(DRAM写缓冲器(DWB)42及存储器写缓冲器(MWB)38的结构)图16是表示图13所示的DRAM写缓冲器(DWB)42及存储器写缓冲器(MWB)38具体结构的一例。在图16中表示了一位的DRAM写缓冲器(DWB)42及存储器写缓冲器(MWB)38的结构。
在图16，DRAM写缓冲器(DWB)42的传输门72由当缓冲器写入启动信号φBWE及φ2BWE有效时导通，且传送ITB总线线路Ii上的信号的CMOS传输门组成。还有，锁存电路74包括反相电路IV30a，及IV30b。反相电路IV31的输出信号传送到GIO总线线路(GIOi)。该DRAM写缓冲器(DWB)只由门电路和锁存电路组成，当由φCMOS传输门组成的传输门72处于非导通状态时，DRAM写缓冲器(DWB)42为锁存状态。该锁存电路74包括反相电路IV30a及IV30b，具有放大功能。传输门72导通时，ITB总线线路Ii上的信号电位被锁存电路74放大并传送给GIO总线线路，同时被锁存。通过设置锁存电路74，可以在每个传送周期内正确将信息从ITB总线传送到GIO总线。
存储器写缓冲器(MWB)38包括接收ITB总线线路Ii上的信号电平的两个串接的反相电路IV31及IV32；与反相电路IV31及IV32并列连接的、接收ITB总线线路Ii上的信号的反相电路IV33；当写入译码器启动信号φSWDEL有效时导通，且把反相电路IV32及IV33的输出信号分别传送给SBL总线线路ZSBLi及SBLi的传输门70。
传输门70具有在写入译码器启动信号φSWDEL有效时导通的传输门晶体管对。存储器读缓冲器(MRB)的放大器68为非有效状态时，该放大器68处于高输出阻抗状态。接着反相电路IV31，IV32，及IV33分别生成互补的信号，当传输门70处于非导通状态时，保持传送到该ITB总线线路Ii上的信号。从而，该存储器写缓冲器(MWB)38把布线部分作为锁存器来加以利用，减少电路的占有面积。
通过采用把布线部分作为锁存器来加以利用的结构，可以很容易地实现从存储器读缓冲器(MRB)36到ITB总线及存储器写缓冲器(MWB)的同时信息传送。
(存储器读缓冲器(MRB)的变更例1)图17是存储器读缓冲器(MRB)36的变更例的结构示意图。在图17，存储器读缓冲器(MRB)36包括响应SRAM传送启动信号φSSAE的激活而成为有效且放大SBL总线32上的信息并传送的放大器门64a；选择放大器门64a的输出信号和DRAM读缓冲器(DRB)的输出信号DR0之一来放大且锁存的选择锁存器66；放大选择锁存器66的输出信号的放大器68a；响应总线传送启动信号φDBITB的激活而成为有效且把放大器68a的输出信号传送给ITB总线35的传输门68b。
选择锁存器66的结构跟图15所示的结构相同。放大器门64a具有传输门功能和放大器功能。该放大器门64a的结构可以采用比如跟如图14所示的DRAM读缓冲器10中包括的放大锁存器60相同的结构。放大器68a及68b也可以不是分别设置，而象前面的图15所示，采用一体式结构锁存并放大。
在该图17所示的结构中，SBL总线32上的信息通过放大器门64a放大。这样，可以确切地把SBL总线上的信息放大且传送给选择锁存器66，从而可实现正确的信息传送。
前面的图15所示的结构等同于该放大器门64a的放大器部分被存储器读缓冲器(MRB)的放大器所共用的结构，可减少占用面积。
〔存储器读缓冲器(MRB)的变更例2〕图18是存储器读缓冲器(MRB)变更例2的结构示意图。对图18所示的存储器读缓冲器(MRB)36来说，传输门64包括响应SRAM传送启动信号φSSAE的激活，传送SBL总线上信息的门64b；和响应SRAM传送启动信号φ2SSAE的激活，保持从该门64b传送到的信号电平且传送给选择门66的电平移动器64c。
该电平移动器64c具有保持SBL总线上的信号电平的能力，且向选择门66传送SBL总线上信号电位。该SBL总线上的信号电位由放大器68a来最终放大，通过传输门68b传送给ITB总线。电平移动器64c不需要很大的电流驱动力，因此可以减少消耗电流。还有，晶体管尺寸可以变小，减少电路占有面积。
图19是表示图18所示的电平移动器64c的具体结构一例的示意图。在图19中表示了一位的电平移动器部分。
在图19，电平移动器64c包括连接在电源节点Vcc和节点N17之间且其栅极接收SRAM传送启动信号φZSSAE的P沟道MOS管Q50；连接在节点N17和节点N15之间且其栅极连接在SBL总线线路SBLi上的n沟道MOS管Q51；连接在节点N17和节点N16之间且其栅极连接在SBL总线线路ZSBLi上的n沟道MOS管Q52；连接在节点N15和节点N16之间且其栅极接收补偿指令信号φEQ的n沟道MOS管Q53；连接在节点N15和节点N16之间且其栅极接收SRAM传送启动信号φZSSAE的n沟道MOS管Q54。
SBL总线线路SBLi及ZSBLi是互补的信号线，构成1位的SBL总线线路。补偿指令信号φEQ当该存储器读缓冲器(MRB)64为非有效状态时成为有效状态(高电平)。
电平移动器64c还包括连接在节点N15和接地点之间且其栅极连接在节点N16上的n沟道MOS管Q55；连接在节点N15和接地点之间且其栅极接收SRAM传送启动信号φZSSAE的n沟道MOS管Q56；连接在节点N16和接地点之间且其栅极连接在节点N15上的n沟道MOS管Q57；连接在节点N16和接地点之间且其栅极接收SRAM传送启动信号φZSSAE的n沟道MOS管Q58。节点N15及N16连接在选择门66上。下面对该图19所示的电平移动器64c的动作进行简单说明。
存储器读缓冲器(MRB)为非有效状态时，补偿指令信号φEQ为有效状态的高电平，SRAM传送启动信号φZSSAE为非有效状态的高电平。该状态下，MOS管Q50为截止状态，MOS管Q53及Q54为导通状态。这样，节点N15及N16的电位相等。而且，MOS管Q56及Q58为导通状态，节点N15及N16都向接地电位电平放电，信号LSOi及ZLSOi为低电平。该信号LSOi及ZLSOi同时为低电平，因此选择门66选择传输门64的输出信号LSO的动作被禁止(通过反相器把该输出信号LSOi，ZLSOi提供给选择门)。
存储器读缓冲器(MRB)36为有效状态时，补偿指令信号φEQ为非有效状态(低电平)，从而，MOS管Q53为截止状态。即使在该状态下，还有MOS管Q54为导通状态，节点N15及N16的电位电平也相等。在SBL总线线路SBLi及ZSBLi上互补信号传送。且MOS管Q51及Q52的电导发生变化。
该状态下，接着，SRAM传送启动信号QZSSAE成为有效状态(低电平)。这样，MOS管Q50为导通状态，节点N17充电至电源电位Vcc电平。还有MOS管Q54为关闭状态，节点N15及N16的均衡动作停止。从而，根据MOS管Q51及Q52的源极输出模式动作，对应于SBL总线线路SBLi及ZSBLi的信号电位的信号电位传送给节点N15及N16。MOS管Q56及Q58为截止状态。
随着节点N15及N16的电位变化，MOS管Q55及Q57的电导也发生变化，原为低电位的节点N15及N16的节点电平更加降低。MOS管55及Q57的电流驱动力并不是很大，从而节点N15及N16的低电位的节点向接地电位电平的放电被停止，保持在中间电位电平上。这样，产生了对应于SBL总线线路SBLi及ZSBLi信号电位差的、具有信号电位差的信号LSOi及ZLSOi。
利用电平移动器64c，可以向选择门66传送具有必需的且最小的信号振幅的信号，从而可减少该电平移位器的占有面积。选择门66选择该电平移动器64c提供的信号且把它锁存，再提供给放大器68a，由放大器68a把SBL总线线路上的信号最终放大成高电平及低电平，通过传输门68b传送给ITB总线。这样无需对SBL总线线路及为驱动ITB总线设置具有很大电流驱动力的放大器，从而减少了电路占有面积。
如上所述，根据本发明实施例1，因采用把总线接口单元、DRAM、SRAM、以及处理器(CPU)用各种总线分别连接的结构，所以即使通过总线接口单元与外部进行信息传送时也可以在内部进行信息传送，从而可以实现有效率的信息传送。还有，通过使内部总线间信息传送利用双向传送电路，可以在进行从一方到另一方的信息传送时，进行从另一方到一方的信息传送，从而可以实现有效率的信息传送。
(实施例2)图20是本发明的实施例2中的微型计算机的内部组成单元的平面配置示意图。在图20，处理器(CPU)52的附近设置指令寄存器(IR)44及数据寄存器(DR)46。指令寄存器(IR)44通过IR总线布线148连接在处理器(CPU)52，数据寄存器(DR)46通过DR总线布线150连接在处理器(CPU)52。通过把这些寄存器44及46设置在处理器(CPU)52附近，可以将IR总线布线148及DR总线布线150配置成几乎是直线，可缩短这些总线148及150的距离，同时可减小寄生电容及寄生阻抗，从而实现快速的指令及数据传送。
在接近指令寄存器(IR)44及数据寄存器(DR)46处设置第2双向传送电路85。该第2双向传送电路85包括存储器读缓冲器(MRB)及存储器写缓冲器(MWB)。第2双向传送电路85通过ITB总线布线135连接在指令寄存器(IR)44及数据寄存器(DR)46。该ITB总线布线135可以利用该第2双向传送电路85和寄存器44及46之间的空间及其周围空间来放置。第2双向传送电路85设置在寄存器44及46邻近。从而，该ITB总线布线也可以以最短距离来配置。这样可以使ITB总线布线135的寄存电容及寄生阻抗为最小，可以实现高速的指令及数据的传送。因为可以以最短距离设置这些ITB总线布线135，IR总线布线148，以及DR总线布线150，所以可实现对应于例如100MHz程度的时钟频率的信息传送的总线。
SRAM34放置在相对于第2双向传送电路85来说，跟指令寄存器(IR)44及数据寄存器(DR)46的相反的一侧。在SRAM34和第2双向传送电路85间的区域放置SBL总线布线132。第1双向传送电路80设置在相对于SRAM34，跟第2双向传送电路85的相反的一侧。第1双向传送电路80包括DRAM读缓冲器(DRB)及DRAM写缓冲器(DWB)。包含在第2双向传送电路85中的存储器读缓冲器(MRB)通过DRB总线131连接在包含在第1双向传送电路80中的DRAM读缓冲器(DRB)。包含在第2双向传送电路85中的存储器写缓冲器(DWB)通过DWB总线配线140连接在包含在第1双向传送电路80中的DRAM写缓冲器(DWB)。这些DRB总线布线131及DWB总线布线140配置成在平面图上看与SRAM34重叠。即DRB总线布线131及DWB总线布线140配置成跨过SRAM34并延长。其实DRAM总线布线131及DWB总线布线140配置在SBL总线布线132上面的布线层上。这样，即使这些DRB总线布线131及DWB总线布线140配置成跨过SRAM34并延长，这些总线布线131及140也不会给SBL总线布线132的布线造成不好的影响。
通过在该第2双向传送电路85的邻近配置SRAM34，可使SRAM34和第2双向传送电路85之间的SBL总线布线132设置成最短距离，从而实现总线高速化。还有，通过DRB总线布线131及DWB总线布线140在SRAM34上面延伸的配置，这些DRB总线布线131及DWB布线140不需要特别的布线区域，可以配设成直线的最短距离，从而使这些总线的寄生电容及寄生阻抗为最小，同时使因布线引起的信号传送延迟及总线的充放电电流都成为最小寄生电容的充放电变小，从而实现高速的且低消耗功率的总线。
DRAM26设置在第1双向传送电路80的与SRAM34的位置相对的一侧。该DRAM26通过GIO总线布线128与第1双向传送电路80连接。该GIO总线布线128配置在DRAM26及第1双向传送电路80的周边区域中。因该GIO总线不需高速工作，所以在周边区域设置稍长的GIO总线布线128也不会产生问题。
总线接口单元(BIU)23设置在该DRAM26的与第1双向传送电路80的位置相对的一侧。总线接口单元(BIO)23通过BIU总线布线124连接在DRAM26。该BIU总线也是随着低速的时钟进行信息传送，因此不需要高速工作。这样即使该BIU总线布线124的距离稍长也不会出现任何问题。
如图20所示，通过把微型计算机组成单元以几乎直线形式整齐排列，可以使各组成单元之间的总线布线长度为最小，使总线寄生电容及寄生阻抗为最小，且可抑制因布线引起的信号传送延迟及总线充放电电流，从而可实现传送高速且低消耗功率的总线配置。
还有SBL总线布线132与SRAM34和第2双向传送电路85相邻而配置，所以不需要特殊的布线区域(DRB总线131及DWB总线140配置在该SBL总线布线的上层的布线层)。
图21是表示该发明的实施例2中的微型计算机的芯片配置的一例。在图21，内装存储器的微型计算机在半导体芯片200上形成。该半导体芯片200分割成四个区域#A、#B、#C以及#D。
在区域#A中设置总线接口单元(BIU)23a、DRAM26a、第1双向传送电路(DRB/DWB)80a、SRAM34a、第2双向传送电路(MRB/MWB)85a、指令寄存器(IR)44a及数据寄存器(DR)46a。DRAM26a具有2M比特(512行×256列×16块)的存储容量，SRAM34a是具有8K比特(256行×32列)的存储容量。
总线接口单元(BIU)23a是通过BIU总线布线124a连接在DRAM26a、DRAM26a是通过GIO总线布线128a连接在第1双向传送电路80a，第1双向传送电路80a通过总线布线139a连接在第2双向传送电路85a。该总线布线139a包括连接DRAM读缓冲器(DRB)和存储器读缓冲器(MRB)的总线布线、及连接DRAM写缓冲器(DWB)和存储器写缓冲器(MWB)的总线布线。
还有，SRAM34a通过总线布线132a与第2双向传送电路85a相连，第2双向传送电路85a通过ITB总线布线135a与数据寄存器(DR)46a及指令寄存器(IR)44a。该区域#A中的布线及组成单元的配置除了总线的位宽为1/4以外跟图20所示的配置相同。
总线接口单元(BIU)23a和半导体芯片200的短边侧端部之间配置4位的DQ连接部DQa。DQ连接部DQa通过DB总线22a与总线接口单元(BIU)23a相连。
对于图21所示的芯片配置来说，在图20所示的微型计算机的组成单元中除处理器(CPU)52，其它各个组成单元被分成四部分，分配配置在4个区域#A-#D。因此，对于区域#B-#D来说，与区域#A相同的组成单元以相同的配置方案配置(相对芯片长边中心镜像对称)。给这些区域#B-#D的组成单元赋予与领域#A中的组成单元及总线布线相同的参考数字，且其末位数字表示其区域。
如图21，通过使区域#A及#C的组成单元和区域#B及#D的组成单元的配置相对于半导体芯片200长边的中心镜像对称。只要对1个区域的组成单元进行最优化设计，把其最优化设计方案对称使用，则其它领域也可以以最佳设计方案来配置组成单元。
半导体芯片200长边的中心位置上配置处理器(CPU)52及存储器控制器210。该存储器控制器210译码处理器(CPU)的指令，且生成前面实施例1所示的各种控制信号。即该存储器控制器210包括控制SRAM的控制器，及控制DRAM和总线接口单元(BIU)的控制器。
区域#A-#D的指令寄存器(IR)44a、44b、44c及44d各自通过总线布线48a、48b、48c及48d连接在处理器(CPU)52上，数据寄存器(DR)46a、46b、46c及46d分别通过总线布线150a、150b、150c及150d连接在处理器(CPU)52上。
由于处理器(CPU)52配置在半导体芯片200的长边的中心位置，可使区域#A-AD各自的指令寄存器及数据寄存器和处理器之间的总线布线150a-150d及148a-148d的布线长度几乎相等，从而消除因这些总线布线引起的信号传送延迟的区域依赖性。
还有，通过在区域#A-#D的总线接口单元(BIU)23a-23d和半导体芯片200短边端部之间配置DQ连接部DQa-DQd，可以在总线接口单元(BIU)23a-23d各自的附近配置DQ连接部DQa-DQd，从而可减少DB总线22a-22d的布线区域，可抑制芯片面积的扩大。
还有，由于DQ连接部DQa-DQd配置在半导体芯片200的短边端部。所以在半导体芯片200长边的中心位置附近，可配置与处理器(CPU)52相邻的处理器(CPU)52的控制信号的输入输出插入端。该处理器(CPU)52的控制信号的输入输出插入端的配置区域在图21中以虚线方框215来表示的。这样，对于处理器(CPU)52来说，可以以最小的延迟时间来进行信号的输入输出，且可使处理器(CPU)52根据外部的控制信号以更短的时间进行工作，同时可以在更短的时间内向装置外部输出处理器(CPU)52的信号，从而实现高速运转的微型计算机。
如上所述，通过本发明的实施例2，因为微型计算机的组成单元成一直线配置，且与处理器(CPU)52进行信息交换的组成单元设置在处理器(CPU)52附近，所以可以把各组成单元之间的总线布线以最短距离且几乎是直线的形状配置，从而实现高速的信息传送。这样就可以实现高速运转的微型计算机。
〔实施例3〕图22是本发明的实施例3中的微型计算机的主要部分的结构示意图。在图22中只表示了跟SRAM有关的部分的结构。设置多个SRAM阵列26X、26Y，…26Z，每个SRAM阵列26X-26Z包括行译码器，列译码器字线，位线，位线补偿电路以及信息信号输入输出电路。
对应于每个SRAM阵列26X、26Y、…26Z设置同步于时钟产生电路250的时钟信号CLK而动作的驱动电路210X，210Y，…210Z。这些驱动电路210X-210Z共同接受SRAM控制用逻辑生成单元210a的控制信号。该SRAM控制用逻辑生成单元210a是与时钟信号CLK非同步地译码由处理器(CPU)52提供的指令，且通过该指令使激活所指定动作的控制信号处于有效状态。在图22中表示该SRAM控制用逻辑生成单元210a内部结构的一例，其内部所包括的逻辑门的连接方式并没有特定的方式，只要具有译码处理器(CPU)52的指令的功能就可以。
还有，在图22中，表示作为处理器(CPU)52的指令的一例的SRAM读出指令CMD-SR及SRAM写入指令CMD-SW。而且，作为SRAM控制用逻辑生成单元210a的控制信号的一例，表示出SRAM字线选择启动信号SWLE-T，SRAM读出放大器启动信号(SRAM数据传送启动信号)SSAE-T，SRAM位线补偿指令信号SBLEQ-T及命令读出和传送SRAM的信息的缓冲器读出传输启动信号BRTE-T，以及命令向SRAM的信息传送和写入的缓冲器写入传输启动信号BWTE-T。
处理器(CPU)52是同步于时钟发生电路250的时钟信号CLK而动作。处理指令并生成所需的指令。SRAM控制用逻辑生成单元210a的控制信号共同提供给各自对应于SRAM阵列26X-26Z而设置的驱动电路210X-210Z。当从SRAM控制用逻辑生成单元210a到这些驱动电路210X-210Z的布线长度不同时，驱动电路210X-210Z中的控制信号的确定周期也各不相同。
驱动电路210X-210Z是同步于时钟发生电路250的时钟信号CLK的边部(上升沿或下降沿)，接收该SRAM控制用逻辑生成单元210a提供的信号且产生内部控制信号，驱动对应的SRAM阵列26X-26Z。这样，即使该SRAM控制用逻辑生成单元210a和驱动电路的各个210X-210Z之间的布线长度不同。因为驱动电路210X-210Z各自的运行周期由时钟信号CLK决定，所以SRAM阵列26X-26Z可以在同一周期并列运行。这些驱动电路210X-210Z还产生控制各自对应于SRAM阵列26X-26Z而设置的双向传输门的传送动作的控制信号。这样，不需要为使布线延迟为最小而使用粗的布线，可以有效抑制由布线引起的面积扩大。还有，不需要为使布线延迟为最小而通过布线设计或布线结构的改变来调整周期，使配线变得容易。
图23是表示在图22所示配置下的动作的信号波形图。在图23中表示处理器(CPU)52同步于时钟信号CLK的上升沿发出指令，而驱动电路210X-210Z是同步于该时钟信号CLK的下降沿接收从SRAM控制逻辑生成单元210a来的控制信号且产生内部控制信号的动作。
在图23，处理器(CPU)52执行指令，产生所需的指令，且同步于时钟信号CLK的上升沿发出生成的指令提供给SRAM控制用逻辑生成部210a。该逻辑生成单元210a非同步(独立)地译码处理器(CPU)52提供的指令，便执行指令所需的控制信号成为有效状态。因此，该SRAM控制用逻辑生成单元210a在时钟信号CLK的上升沿其指令为确定状态时，立即其对应的控制信号也成为确定状态(在图23中表示使控制信号上升为高电平的状态的一例)。
该SRAM控制用逻辑生成单元210a控制信号，共同提供给驱动电路210X-210Z。驱动电路210X-210Z是同步于时钟信号CLK的下降沿接收该控制信号且产生内部控制信号来驱动SRAM阵列26X-26Z。这样，驱动电路210X-210Z可以不受布线延迟的影响，全部在相同周期内产生内部控制信号且驱动对应的SRAM阵列26X-26Z，对于信息传送周期，不需要考虑该布线延迟而增设备用电路，可进行高速信息传送。
驱动电路210X-210Z也可以还包括产生驱动SRAM阵列单元26X-26Z的控制信号的所谓SRAM周边控制电路部分。时钟产生电路250的时钟信号CLK共同提供给驱动电路210X-210Z。此时，传送该时钟信号CLK的信号线其布线阻抗下降，因此有了后面将要说明的设计上的考虑。对于驱动电路210X-210Z，时钟信号CLK无延迟，驱动电路210X-210Z中的时钟信号CLK以相同的周期发生变化。
图24是表示图22所示的驱动电路210X-210Z输入端结构的一例。在图24中，驱动电路输入端包括响应时钟信号CLK的下降沿而导通，且使逻辑生成单元提供的控制信号φSe通过的CMOS传输门TM；传送CMOS传输门TM的输出信号的两级反相电路V1及V2；反转反相电路V1的输出信号并传送给反相电路V1的输入端的反相电路V3。反相电路V1及V3构成锁存电路。由反相电路V2输出内部控制信号φSi。
在图24所示的结构中，当时钟信号CLK为高电平时，CMOS传输门TM为截止状态，内部控制信号φSi维持原先的状态。时钟信号下降为低电平时，CMOS传输门TM导通，内部控制信号φSi随着逻辑生成部210a提供的控制信号φSe而变化。这样，实现了同步于时钟信号CLK的下降沿生成内部控制信号的驱动电路。
还有，该图24所示的驱动电路输入端可以采用利用在时钟信号CLK的下降沿处于直通状态，在时钟信号CLK的上升沿处于锁存状态NAND电路的双稳态多谐振荡器。而且，CMOS传输门TM设置在反相电路V2的输出端也可以。
图25是表示本发明实施例3的控制信号产生时序的变更例。在图25中，处理器(CPU)在时钟信号CLK的上升沿发出成为确定状态的指令。从而处理器(CPU)在相对于时钟信号CLK的上升沿的调整时间tsu之前发出指令。其结构跟比如普通的时钟同步型存储器在时钟信号上升时其指令成为确定状态的结构相同。随着该指令的发出，SRAM控制用逻辑生成单元的控制信号非同步于时钟信号CLK而成为确定状态。该控制信号在比时钟信号CLK的上升沿早的周期内成为确定状态。驱动电路同步于时钟信号CLK的上升沿接收该控制信号且生成内部控制信号。
在如图25所示的时序图中，处理器(CPU)采用在时钟信号CLK的上升沿时发出成为确定状态的指令的结构。驱动电路210X-2i0Z(参考图22)可以不必等到时钟信号CLK下降沿，以更短的时间生成内部控制信号，从而实现更高速的运行。
图26是表示本发明实施方式3中的微型计算机其芯片上的设计结构的概略图。在图26中并没有表示DRAM、总线接口单元(BIU)以及第1双向传送电路部分。
在图26，微型计算机包括配置在半导体芯片200中心位置的时钟产生电路250。以该时钟产生电路250为中心，对称分散配置SRAM阵列34a、34b、34c以及34d(参考图21的设计)。分别对应于SRAM阵列26a-26d配置有驱动电路210a-210d。驱动电路210a-210d各自配置在靠近半导体芯片200中心位置的地方。这样可尽量缩短从时钟产生电路250引出的信号布线长度，在半导体芯片200的中心位置与时钟产生电路250相近处配置处理器(CPU)52，在处理器(CPU)52的附近配置包含在存储器控制器中的SRAM控制用逻辑生成单元210a。
处理器(CPU)52和SRAM控制用逻辑生成单元210a之间设有总线布线345。该总线布线345传送处理器(CPU)52的指令。SRAM控制用逻辑生成单元210a的控制信号是通过总线布线350传送。该总线布线350配置成把时钟产生电路250含在里面的(I)字形状，且具有向驱动电路210a提供控制信号的总线布线350a、向驱动电路210b提供控制信号的总线布线350b、向驱动电路210c提供控制信号的总线布线350c、向驱动电路210d提供控制信号的总线布线350d等分支部分。
时钟产生电路250的时钟信号是通过时钟信号线260a提供给驱动电路210a为210b，而且通过时钟信号线260b提供给驱动电路210c及210d。为使时钟产生电路250的时钟信号的信号传送延迟为最小，尽量增大该时钟信号线260a及260b的布线宽或者并列配置多个时钟信号线从而同样地可增大其布线宽。通过这样的考虑使时钟信号线260a及260b以布线阻抗尽量减小。
对驱动电路210a-210d的控制信号，可以在该时钟信号变化之前成为确定状态。从而，传送该SRAM控制用逻辑生成单元210a的控制信号的控制信号总线布线并不需要给驱动电路210a-210d传送使之同时成为确定状态的控制信号。这样，该控制信号总线布线350(350a-350d)并不需要扩大布线宽或降低布线阻抗，可以使布线宽为所需的最小线宽，可抑制该布线设计面积的增大。
还有，在该SRAM控制用逻辑生成单元210a的控制信号的确定周期与时钟信号CLK的变化周期不吻合时，如图25所示，只要使产生控制信号的周期提前就可以。这是通过调整处理器(CPU)52的指令输出周期，或者尽量减小SRAM控制用逻辑生成单元210a的门延迟的方法来实现。这种情况下，也不需要等价地扩大控制信号总线350的线宽，可抑制该控制信号总线布线占有面积的增加。这样，用布线来调整周期时只考虑对时钟信号进行周期调整就可以，从而对于其余的控制信号的周期调整不需要在布线设计上来进行。这样，不用增加布线设计面积，从而实现处理器(CPU)和SRAM之间的调整信息传送。
还有，第2传送电路(MRB/MWB)是如虚线方框所示配置成邻近驱动电路210a-210d，且与SRAM阵列34a-34d相对。这些驱动电路210a-210d产生对SRAM的控制信号，由此也产生决定这些第2双向传送电路的传送周期的控制信号。对于第2双向传送电路(MRB/MWB)来说，即使SRAM阵列34a-34d分配配置，也可以使这些对应于SRAM阵列而配置的第2双向传送电路(MRB/MWB)在同一周期内运行，从而不需考虑传送周期的边界，可实现高速信息传送。
如上所述，在本发明实施例3中，产生控制信号驱动SRAM阵列的以驱动电路同步于时钟信号而运行且各自配置成接近SRAM阵列的位置，因此可以使SRAM阵列和第2双向传送电路运行在同一周期内，从而实现高速运行。
(实施例4)图27是本发明实施例4中的微型计算机的主要部分的结构示意图。在图27，分别在SRAM26两侧相对而配置的DRAM读缓冲器(DRB)30和存储器读缓冲器(MRB)36通过配设在该SRAM26上层的DRB总线31相连。该存储器读缓冲器(MRB)36接收连接在SRAM26的SBL总线32上的信息。
存储器读缓冲器(MRB)36包括根据选择控制信号φCSEL选择SBL总线32和DRB总线31之中的一个的选择器360；放大选择器360所选择的总线上的信号的放大器362；锁存由放大器362所放大的信号的锁存器364；响应传送指令信号φDBITB而激活，并由锁存器364锁存的信号传送给ITB总线35上的传输门366。
该ITB总线35连接在数据寄存器(DR)46及指令寄存器(IR)44上。数据寄存器(DR)46及指令寄存器(IR)44通过总线50及48各自连接在处理器(CPU)52上。
在该图27所示的结构中，并没有表示出相对于SBL总线32及DRB总线31而设置的传输门或传送缓冲器(参考图13)。该图27的结构和实施例1及2的组合是等价的。通过由选择器360选择SBL总线32及DRB总线31之一，可以共用放大SBL总线32上的信号的放大器和放大存储器读缓冲器(MRB)36输出信号的放大器，从而可减小电路占有面积。
该图27所示的存储器读缓冲器(MRB)36的具体结构跟图15所示的结构是等价的，选择器360及放大器362对应于选择锁存器66，锁存器364及传输门366对应于放大器68。还有，对于选择锁存器66，也可采用由选择器选择SBL总线及DRB总线之一并提供给放大电路66a(或66b)，且其放大结果由锁存电路66c锁存的结构。
〔变更例〕图28是表示本发明实施例4的变更例1的结构。在图28中，在SBL总线32上设置了响应SRAM传送有效(启动)信号φSSAE而成为有效，且保持SBL总线32上的信号电位并提供给选择器360的电平移位器64c。该电平移位器64c跟图19所示的电平移位器有相同的结构(该电平移位器64c具有128个图19所示的结构单元)。其他结构跟图27所示的结构相同，其对应的部分用同一符号表示，所以省略其详细说明。
在该图28所示的结构中，因在SBL总线32上设置电平移位器64c，所以在传送SBL总线32上的信号时，可无信号损失地通过选择器360把信号传送给放大器362，从而实现高速放大。
还有，在图28所示的结构中，为简化图面并没有表示出DRB总线31的传送缓冲器，而且，也没有表示出SBL总线32和电平移位器64c之间的传输门(64b；参考图18)。
选择器360可以采用开关电路或非有效时为高输出阻抗状态的三态缓冲器。而且如图15所示把选择器360和放大器362用一个电路实现也可以。
如上所述，在本发明的实施例4中，放大在DRB总线上传送的信息信号的放大器和放大通过SBL总线32传送的信息信号的放大器用一个放大器来实现，因此可减少电路占有面积。
到此详细说明了本发明，但本发明并不局限于上述的实施方式。比如假设外部数据总线为16位，BIU总线为32位，及内部总线(GIO总线，ITB总线，SBL总线)为128位，CPU总线(IR总线，DR总线)为32位(合计为64位)来进行了说明，其实这些位宽可以是任意的，根据本发明的微型计算机的用途，把这些总线宽(位宽)定为适当的值。
因此，本发明的范围是根据附加的权利要求书的范围来决定。
权利要求
1.一种在芯片(20；200)上形成的微型计算机，包括数据输入输出连接部(21)；通过第1总线(22)与前述数据输入输出连接部连接、且具有通过前述数据输入输出连接部进行信息信号的输入输出的接口功能的总线接口装置(23)；通过第2总线(24)与前述总线接口装置连接且与前述总线接口装置进行信息信号交换的第1存储器(26)；通过第3总线(28)与前述第1存储器连接且与前述第1存储器进行双向数据传送并包括锁存装置的第1双向传送装置(30，42；80)；通过第4总线(32，40)与前述第1双向传送装置连接、至少与所述第1双向传送装置进行双向数据传送且包括锁存装置的第2双向传送装置(36，38；85)；通过第5总线(32)与前述第2双向传送装置连接且与前述第2双向传送装置进行信息信号交换的第2存储器(34)；通过第6总线(35)与前述第2双向传送装置连接、与前述第2双向传送装置进行信息信号交换、执行该信息所包含的指令且把执行结果的数据传送给前述第6总线的处理器装置(44，46，52)。
2.根据权利要求1所记载的微型计算机，前述第1双向传送装置(30，42；80)包括锁存提供给前述第3总线(28)的信息信号且传送给前述第2双向传送装置(36)的第1读缓冲器装置(30)、和锁存从前述第2双向传送装置(38)传送的信息信号且传送给前述第3总线上的第1写缓冲器装置(42)，前述第2双向传送装置包括有选择地锁存由前述第1读缓冲器装置及前述第2存储器(34)提供的信息信号且传送给前述第6总线(35)的第2读缓冲器装置(36)、和锁存通过前述第6总线提供的信息信号，且把该锁存的信息信号有选择地向前述第1写缓冲器装置(42)及前述第4总线(32)传送的第2写缓冲器装置(38)；前述第1写缓冲器装置和前述第1读缓冲器装置之间的总线(31)，以及前述第2写缓冲器装置和前述第1写缓冲器装置之间的总线(40)被分开设置。
3.根据权利要求1所记载的微型计算机，前述第2读缓冲器装置(36)包括放大锁存的信息且进行传送的装置(66，68)。
4.根据权利要求1所记载的微型计算机，前述第2双向传送装置(36，38；85)被配置在前述第2存储器(34)和前述处理器装置(44，46，52)之间。
5.根据权利要求1所记载的微型计算机，前述第1存储器(26)被配置在前述总线接口装置(23)和前述第1双向传送装置(30，42；80)之间；前述第1双向传送装置(30，42；80)被配置在前述第1存储器(26)和前述第2存储器(34)之间。
6.根据权利要求4所记载的微型计算机，前述第1双向传送装置(30，42；80)跟前述第2双向传送装置(36，38；85)之间的前述第4总线(31，40)被配置成在前述第2存储器的上面跨过。
7.根据权利要求1所记载的微型计算机，前述总线接口装置(23)包括多个子总线接口装置(23a～23d)，该多个子总线接口装置被分散设置在前述芯片(20；200)的周边，前述处理器装置(44，46，52)、前述第1存储器装置(26)、前述第2存储器装置(34)、前述第1双向传送装置(30，42；80)以及前述第2双向传送装置(36，38；85)被围在该多个子总线接口装置中。
8.根据权利要求1所记载的微型计算机，前述第1至第6总线(22，24，28，31，40，32，35)被分开设置。
9.根据权利要求1所记载的微型计算机，前述第1总线(22)的总线宽小于前述第2总线(24)的总线宽。
10.根据权利要求1所记载的微型计算机，前述总线接口装置(23)包括锁存通过前述第2总线24提供的信息信号，且把该锁存信息信号有选择地向第1总线(22)输出的第1选择传送装置(BLAra，BLArb，BSGr，BMUr)；具有与前述第2总线的总线宽相等数量的锁存装置(BLCHw)，把通过前述第1总线提供的信息信号有选择地锁存在前述锁存装置中，且把该锁存的信息信号输出到前述第2总线上的第2选择传送装置(BLAw，BSGw)。
11.根据权利要求1所记载的微型计算机，前述第2存储器装置(34)包括多个对称地分散配置在前述芯片(20；200)上的存储器单元(34a～34d)；前述微型计算机还包括多个分别配置在前述多个存储器单元邻近，且产生控制对应的存储器单元的动作的控制信号的控制信号产生装置(210a～210d)。
12.根据权利要求1所记载的微型计算机，前述第2存储器装置(34)包括多个对称地分散配置在前述芯片(20；200)上的存储器单元(34a～34d)，前述微型计算机还包括配置在前述多个存储器单元的中心位置且产生时钟信号的时钟信号产生装置(250)；对前述处理器装置(52)的指令进行译码且根据该译码结果产生至少控制前述第2存储器装置动作的控制信号的控制信号产生装置(210a)；分别配置在前述多个存储器单元邻近，且同步于前述时钟信号接收前述控制信号，根据该接收到的控制信号驱动对应的存储器单元的多个驱动装置(210a-210d)。
13.根据权利要求11记载的微型计算机，前述第2双向传送装置(85)具有分别与前述多个存储器单元(34a～34d)对应而配置的多个双向传送缓冲器装置(85a～85d)，前述多个驱动装置的每一个配置在对应的存储器单元和对应的双向传送缓冲器装置之间。
14.根据权利要求1所记载的微型计算机，前述第2双向传送装置(36，38；85)包括接收由前述第1双向传送装置(30，42；80)传送的信息信号和从前述第2存储器(34)读出的信息信号，且选择其中一个信息信号传送的选择装置(360；66)；放大来自前述选择装置的信息信号且向前述第6总线(35)输出的放大装置(362；68；68a，68b)。
15.根据权利要求1记载的微型计算机，所述微型计算机还包括产生时钟信号的时钟产生装置(250)；控制信号产生装置(211)，独立于前述时钟信号而工作，且译码前述处理器装置(52)的指令，根据该译码结果产生使前述第2存储器(34)工作的控制信号；驱动装置(210a～210d)，配置在前述第2双向传送装置(36，38；85)和前述第2存储器(34)之间并在前述第2存储器邻近，同步于前述时钟信号且根据前述控制信号驱动前述第2存储器。
16.根据权利要求1所记载的微型计算机，前述处理器装置(44，46，52)包括执行提供来的指令且产生表示该实行结果的数据的处理器(52)；指令寄存器(44)，被连接在前述处理器和前述第6总线(35)之间，锁存前述第6总线上的信息信号中所含的指令且向前述处理器传送；数据寄存器(46)，包含锁存并传送提供来的数据信号的装置(LAr，SGr，LAw，SGw)，且连接在前述处理器和前述第6总线之间。
17.根据权利要求16记载的微型计算机，前述指令寄存器(44)包括具有跟前述第6总线(35)的总线宽相同数量的锁存器(ILAa，ILAb)、和将前述锁存器锁存的信息信号有选择地传输给前述处理器的选择装置(ISG)，前述数据寄存器(46)包括具有跟前述第6总线(35)的总线宽相同数量的数据锁存器(LCHr，LCHw)、和有选择地把前述数据锁存器与前述处理器连接的数据选择装置(SGr；SGw)。
18.根据权利要求16所记载的微型计算机，每一个前述数据寄存器(46)及每一个前述指令寄存器(44)与前述处理器(52)之间的总线(50，48)的总线宽都小于前述第6总线(35)的总线宽。
19.根据权利要求16所记载的微型计算机，每一个前述总线接口装置(23)、前述第1存储器(26)、前述第1双向传送装置(80)、前述第2存储器(34)、前述第2双向传送装置(85)、前述指令寄存器(44)及前述数据寄存器(46)包括相对于前述处理器镜像对称配置的多个子单元(23a～23d，26a～26d，80a～80d，34a～34d，85a～85d，44a～44d，46a～46d)。
全文摘要
具有大存储容量的第1存储器(26)通过总线接口单元(23)连接在输入输出信息信号的DQ连接部(21)。高速存储器(34)和具有大存储容量的存储器之间设置进行双向信息信号传送的第1双向传送电路( 30,42;80)及第2双向传送电路(36,38;85)。第1双向传送电路通过公共总线(28)连接在具有大存储容量的存储器,高速存储器通过第5总线(32)连接在第2传送电路。该第2双向传送电路通过第6总线(35)连接在指令寄存器(44)及数据寄存器(46)。在该指令寄存器(44)及数据寄存器(46)附近配置处理器(52),处理器处理指令寄存器的指令及数据寄存器的数据,把处理结果再存储在数据寄存器中。总线接口单元通过第1总线(22)连接在DQ连接部,通过第2总线连接在具有大存储容量的存储器。第1及第2双向传送电路通过第4总线(31,40)相连。通过分别配置各种总线,因此在外部进行信息传送时,在内部处理器可以使用能利用的总线进行处理。
文档编号G06F12/06GK1229486SQ96180457
公开日1999年9月22日 申请日期1996年10月24日 优先权日1996年10月24日
发明者大谷顺, 奥村直人, 山崎彰 申请人:三菱电机株式会社