专利名称：具有定时计数器的定时装置的制作方法
技术领域：
本发明涉及一种定时装置，特别是涉及一种具有定时计数器的定时装置。
图7是一方框图，其表示常规定时装置的一个实例。按照该常规定时装置，定时计数器(TC)102通过计数时钟信号101而计数。比较寄存器(CR)103连接于总线(104)上，并且用于设置一致信号时间。一致检测电路105将时间计数器(TC)102的数值与比较寄存器(CR)103的数值进行比较，当两数值相互一致时产生一致信号106。时钟锁存器108(D触发器)对于一致信号106的每个输出将输出值设定位(OD)107的数值输出给输出端子109。另外，相对于比较寄存器(CR)103和输出值设定位(OD)107的数据读取和数据写入可通过总线104来完成。
现在，在用于完成
图11所示键阵列控制和蜂鸣器控制的系统中CPU的定时操作可通过参照常规定时装置和图8所示软件流程图来说明。在图11中，定时装置401通过总线404(相当于图7中的总线104)连接到随机存取存储器(RAM)402和中央处理器单元(CPU)403，并且还连接到蜂鸣器405上。键406也连接到总线404上。
在上述系统中，CPU403将键计数器(key)和蜂鸣计数器(buz)的值提供给RAM402。换句话说，根据图8A所示的主(MAIN)程序，键中断间隔时间的初始值key_i和终端反相间隔时间的初始值buz_i可设定在键计数器(key)和蜂鸣计数器(buz)中(步骤201,202)。
然后，将键计数器(key)的数值与蜂鸣计数器(buz)的数值进行比较(步骤203)。当键计数器(key)的数值低于蜂鸣计数器(buz)的数值时，键计数器(key)的数值可通过总线104指定在定时装置401中图7所示的比较寄存器(CR)103中(步骤204)。当蜂鸣计数器(buz)的数值低于键计数器(key)的数值时，蜂鸣计数器(buz)的数值可通过总线104指定在比较寄存器(CR)103中(步骤205)。最后，CPU403允许定时装置401的中断(步骤206)，以便启动定时装置401(步骤207)。
在图8B所示的中断程序中，要进行比较看是否所示键计数器(key)的数值低于定时计数器(TC)102的数值(步骤211)。如果蜂鸣计数器(buz)的数值低于定时计数器(TC)102的数值的话，要将键中断间隔时间key_i加入键计数器(key)的数值，以便更新键计数器(key)的数值(步骤212)。
现在进行比较，看看蜂鸣器计数器(buz)是否低于定时器计数器(TC)102的值(步骤213)。如果蜂鸣计数器(buz)的值低于定时器计数器(TC)102的值，终端反相间隔时间buz_i被加到蜂鸣计数器(buz)的值上，以更新蜂鸣计数器(buz)的值(步骤214)。
现在，将键计数器(key)的数值与蜂鸣计数器(buz)的数值进行比较(步骤215)。当蜂鸣计数器(buz)的数值低于键计数器(key)的数值时，要确定看是否输出值设定位(OD)107的数值为“1”(步骤216)。如果应答为OD=1的话，输出值设定位(OD)107的数值会被倒置(步骤217)。蜂鸣计数器(buz)的数值将送入比较寄存器(CR)103中(步骤219)。
另一方面，当在步骤216中确定OD=0时，则不反相输出值设定位(OD)107的数值，并且蜂鸣计数器(buz)的数值将代替比较寄存器(CR)103的值(步骤219)。同时，当步骤215确定蜂鸣计数器(buz)的数值高于键计数器(key)的数值时，键计数器(key)的数值将送入比较寄存器(CR)103(步骤220)。
图9表示时间图表，用以解释上述常用定时装置的操作，并且表示buz_i=600H,key_i=1100H(十六进制)的一个实例。将初始值1100H设定给键计数器(key)(步骤201)。将初始值600H设定给蜂鸣计数器(buz)(步骤202)。蜂鸣计数器(buz)的数值(600H)低于键计数器(key)的数值(1100H)。因此，蜂鸣计数器(buz)的数值将送入比较寄存器(CR)103(步骤203和205)。然后，允许定时器中断，以便启动定时器(步骤206和207)。
当定时计数器(TC)102的数值与比较寄存器(CR)103的数值(600H)相等时，输出值设定位(OD)107的数值输出给输出端109。同时发生中断。在中断程序中，蜂鸣计数器(buz)的数值(600H)低于定时计数器(TC)102的数值。由此，要加上蜂鸣计数器(buz)的数值以产生C00H(步骤214)。将蜂鸣计数器(buz)所加数值(C00H)与键计数器(key)的数值(1100H)的比较可以看到，所加蜂鸣计数器(buz)的数值(C00H)低于键计数器(key)的数值(1100H)。因此，输出值设定位(OD)107被反相(步骤216,217或218)，以便将蜂鸣计数器(buz)的数值(C00H)设定到比较寄存器(CR)103中(步骤219)，终止中断处理。
现在，当定时计数器(TC)102的数值与比较寄存器(CR)103的数值(C00H)相等时，输出值设定位(OD)107的数值被输出给输出端109(输出端109的输出被反相)。
在中断程序中，定时计数器(TC)的数值(C00H)等于蜂鸣计数器(buz)的数值(C00H)。因此，要将buz_i=600H加入到蜂鸣计数器(buz)的数值中。蜂鸣计数器(buz)的数值成为1200H(步骤213,214)。然后，将键计数器(key)的数值(1100H)与蜂鸣计数器(buz)所加数值(1200H)进行比较(步骤215)发现，键计数器(key)的数值低于蜂鸣计数器(buz)的数值。因此，将键计数器(key)的数值(1100H)替代比较寄存器(CR)103的数值，终止中断处理(输出值设定位(OD)107的输出数值不允许反相)。
现在，当定时计数器(TC)102的数值与比较寄存器(CR)103的数值(1100H)相等时，输出值设定位(OD)107的数值被输出给输出端109(输出端109的输出不被倒置)。同时，起动中断程序。
在中断程序中，将定时计数器(TC)102的数值(1100H)与键计数器(key)的数值(1100H)进行比较(步骤211)。由于两个数值相等，所以可将key_i=1100H加到键计数器(key)的数值中。键计数器(key)的数值成为2200H(步骤212)。然后，完成键读取处理。将蜂鸣计数器(buz)的数值(1200H)与键计数器(key)的数值(2200H)进行比较可以发现，蜂鸣计数器(buz)的数值低于键计数器(key)的数值。因此，输出值设定位(OD)107反相(步骤216,217)。蜂鸣计数器(buz)的数值(1200 H)可替代比较寄存器(CR)103的数值(步骤219)，而终止中断处理。
以这种方式，执行该软件，使定时计数器(TC)102的每600H在输出端109的输出反相，以便使图11中的蜂鸣器405发声，对于定时计数器(TC)102的每1100H用键406完成数据读取处理。
现在，通过参照图10的软件流程图来说明只使用常用定时装置来完成蜂鸣器控制的定时。图10中的主程序是用buz_i来替代比较寄存器(CR)103(步骤301)，以便允许定时装置的中断(步骤303)，启动定时器(步骤304)。在图10B所示中断程序中，对于一致信号的每次输出通过定时装置启动CPU，使输出值设定位(OD)107反相。然后，通过总线404(104)将所加buz_i设定为比较寄存器(CR)的新值(步骤324)。
然而，上述常规定时装置在将定时装置用于输出端109的反相输出时需要通过中断处理来设定输出值设定位(OD)107(例如，图8B的步骤216至218)。由此会延长软件处理时间，并且会导致存取时间变得紧张的问题。
本发明的目的就是提供一种能够用软件有效操作的定时装置。
本发明的另一目的就是设计无定时问题的软件，并且提供一种定时装置，其能够通过使用所设计软件降低测试的时间周期。
本发明的定时装置包括定时计数器，用以计算计数时钟；寄存器；一致检测电路，用以在寄存器所存数值与定时计数器的数值一致时产生一致信号；反相允许标记，其设定为一个标记；信号产生电路，用以在标记显示数值对应于反相启动，并且由一致检测电路产生一致信号时，将输出给输出端的输出信号反相。
按照本发明，定时装置可如此构成，在反相允许标记具有表示反相允许的数值时，并且一致检测电路产生一致信号时，使输出给输出端的输出信号反相。因此，连接于定时装置的计算单元不需要软件处理来根据所检测数值检测输出值设定位(OD)的数值和将输出值设定位(OD)的数值反相，这与常规定时装置不同，常规定时装置通过一致信号锁定输出值设定位(OD)的数值以获得输出信号。
本发明的上述和其他的目的、优点和特征将通过结合附图所进行的下列描述而更加清楚，其中图1是按照本发明的定时装置的第一实施例的方框图；图2A-2B是连接于图1定时装置中的计算单元的并行处理软件的流程图；图3是本发明第一实施例操作的一个实例的处理时序图；图4A-4B是连接于图1定时装置上的计算单元的单个处理软件的流程图；图5是按照本发明的定时装置第二实施例的方框图；图6是连接于图5定时装置上的计算单元的单一处理软件的流程图；图7是常规定时装置一个实例的方框图；图8A-8B是连接于图7常用定时装置上的计算单元的并行处理软件的流程图；图9是图7的处理时序图；图10A-10B是连接于图7常用定时装置上的计算单元的单一处理软件的流程图；图11是定时装置并行处理应用的一个实例。
图1是按照本发明第一实施例的定时装置的方框图。在该图中，与图7相同的构成部件使用了相同的参考标号。按照图1所示实施例的定时装置，定时计数器(TC)102通过计数时钟101进行计数。比较寄存器(CR)103可设定为下述的一致时间所需的数字。一致检测电路105将定时计数器(TC)102的数值与比较寄存器(CR)103的数值进行比较，用以在两数值一致时产生一致信号。作为逻辑电路的AND电路111可接收反相(倒置)使能(允许)标记(RE)110的数值和一致信号106。T型触发器(T-F/F)112可接收AND电路111到其触发器输入端T的输出信号，用以使输出给输出端109的输出信号(逻辑电平，例如，“1”或“0”)反相。
CPU(未示出)通过总线104相对于比较寄存器(CR)103和反相允许标记(RE)110完成数据读取和数据写入。定时计数器(TC)102的计数值可通过总线104输出给CPU(未示出)。
下面通过参照应用于完成图11所示键阵列控制和蜂鸣器控制的系统实例，和参照图2A和2B中的软件流程图来说明图1实施例的定时装置。在图2A和2B中，在相同处理步骤中使用了与图8A和8B中相同的参考标号。在图11中的RAM402中提供有键计数器(key)和蜂鸣计数器(buz)。如图2A所示，由图11中CPU403所完成的主(MAIN)程序用键中断间隔时间的初始值key_i和终端反相间隔时间的初始值buzi来替代键计数器(key)和蜂鸣计数器(buz)(步骤201和202)。
接着，CPU403将键计数器(key)的数值与蜂鸣计数器(buz)的数值进行比较(步骤203)。当键计数器(key)的数值低于蜂鸣计数器(buz)的数值时，键计数器(key)的数值可通过总线404(104)提供给定时装置401中的比较寄存器(CR)103(步骤204)。当蜂鸣计数器(buz)的数值低于键计数器(key)的数值时，蜂鸣计数器(buz)的数值可通过总线404(104)提供给比较寄存器(CR)103(步骤205)。然后，允许定时装置的中断(步骤206)，以启动具有图1所示结构的定时装置401(步骤207)。
在启动定时装置401以后，定时计数器(TC)102的数值对于信号101时钟脉冲的每个输入进行计数。一致检测电路105可检测所计数值与比较寄存器(CR)103的设定值的一致，当两输入一致时，通过一致检测电路105输出一致信号106。将作为中断信号的一致信号106输入给图11中的CPU403。因此，CPU403启动图2B所示的中断程序。
在图2B所示的中断程序中，将定时计数器(TC)102的数值与键计数器(key)的数值进行比较(步骤211)。当键计数器(key)的数值低于定时计数器(TC)102的数值时，加入键计数器(key)的数值，并且用key_i来更新(步骤212)。
在步骤212处理以后，或当在步骤211中定时计数器(TC)102的数值低于键计数器(key)的数值时，可将定时计数器(TC)102的数值与蜂鸣计数器(buz)的数值进行比较(步骤213)。当蜂鸣计数器(buz)的数值低于定时计数器(TC)102的数值时，加入蜂鸣计数器(buz)的数值，并且用buz_i来更新(步骤214)。
在步骤214处理以后，或当在步骤213中定时计数器(TC)102的数值低于蜂鸣计数器(buz)的数值时，可将键计数器(key)的数值与蜂鸣计数器(buz)的数值进行比较(步骤215)。当比较结果表明蜂鸣计数器(buz)的数值低于键计数器(key)的数值时，CPU403通过总线404(104)用“1”来替代图1中反相允许标记(RE)110(步骤221)，并且还用蜂鸣计数器(buz)的数值来替代比较寄存器(CR)103的数值(步骤222)。
同时，在步骤215中，当比较结果发现蜂鸣计数器(buz)的数值高于键计数器(key)的数值时，CPU403可通过总线404(104)用“0”来替代图1中反相允许标记(RE)110(步骤223)，并且还用键计数器(key)的数值来替代比较寄存器(CR)103的数值(步骤224)。
图3表示在定时计数器102、蜂鸣计数器(buz)、键计数器(key)和比较寄存器(CR)103中每个数值的变化，在一致信号106、反相允许标记(RE)110、和输出端(TO)109中每个信号的变化，以及键中断处理的时间。图3表示出一个实例，即终端反相间隔时间buz_i为600H，键中断间隔时间key_i为1100H，如下所述。
CPU403可根据图2A的主程序将初始值1100H设定给键计数器(key)(步骤201)，并将初始值600H设定给蜂鸣计数器(buz)(步骤202)。可将键计数器(key)的数值与蜂鸣计数器(buz)的数值的大小进行比较(步骤203)。在这种情况下，蜂鸣计数器(buz)的数值(600H)低于键计数器(key)的数值(1100H)。由此，CPU403将蜂鸣计数器(buz)的数值(600H)设定到图1中的比较寄存器(CR)103中(步骤205)。然后允许定时器中断(步骤206)，以启动定时器(步骤207)。
上述操作通过使用定时计数器(TC)102启动定时器时钟101的计数。当定时计数器(TC)102的数值与比较寄存器(CR)103的数值相等时，通过一致检测电路105输出一致信号106，以便将一致信号106提供给AND电路111。在初始状态下，反相允许标记(RE)110假设被设定为“1”，上述一致信号106可通过AND电路111提供给T-F/F112的触发端，以便使输出反相(例如，输出端109的输出信号达到高电平，如图3所示)。
作为中断信号的上述一致信号106可输入给图11中的CPU403，以便启动图2B所示的中断程序。在该实例中，定时计数器(TC)102的数值与比较寄存器(CR)103的数值(600H)，(也就是蜂鸣计数器(buz)的初始值(600H))相同。由此，中断程序更新通过将初始值buz_i(600H)加入蜂鸣计数器(buz)数值作为蜂鸣计数器(buz)数值所获得的数值C00H(步骤211-214)。
当蜂鸣计数器(buz)的数值(C00H)低于键计数器(key)的数值(1100H)时，CPU403通过总线404(104)用“1”替代反相允许标记(RE)110(步骤215和221)，并且还可用蜂鸣计数器(buz)的数值(C00H)替代比较寄存器(CR)103(步骤222)，并且终止中断处理。因此，由于反相允许标记110变为“1”，所以图1中的AND电路处于“通”的选通状态。也就是说，在定时计数器120的数值为C00H并且此时产生一致信号时，AND电路111将准备输出其具有高逻辑电平的输出信号。注意，当将反相允许标记110设定为“1”时，不会再产生一致信号106(参见图3中一致信号100和反相允许标记110的波形)。
另外，定时计数器(TC)102可连续地计数。还有，当比较寄存器(CR)103的数值(C00H)与定时计数器(TC)102的数值相等时，通过一致检测电路105可输出一致信号106。例如，一致信号106可通过AND电路111触发T-F/F112，用以使输出给输出端109的T-F/F112的Q输出信号反相为低电平。
同时，CPU403可通过使用上述一致信号106而启动图2B所示的中断程序。在这时，当定时计数器(TC)102的数值与蜂鸣计数器(buz)的数值(C00H)相等时，中断程序会更新通过将初始值buz_i(600H)加入蜂鸣计数器(buz)的数值作为蜂鸣计数器(buz)的数值所获得的数值1200H(步骤211-214)。
当蜂鸣计数器(buz)的数值(1200H)高于键计数器(key)的数值(1100H)时，CPU403会通过总线404(104)用“0”来替代反相允许标记(RE)110(步骤215,223)，并且还用键计数器(key)的数值(1100H)来替代比较寄存器(CR)103，并终止中断处理。因此，由于反相允许标记110为“0”，所以AND电路111处于“不通”选通状态。也就是说，AND电路111不管一致检测电路的输出而输出其具有低逻辑电平的输出信号。
另外，定时计数器(TC)102可连续计数。还有，当比较寄存器(CR)103的数值(1100H)与定时计数器(TC)102的数值相等时，通过一致检测电路105可输出一致信号106。一致信号106将通过AND电路111被阻止传递给T-F/F112的触发端T。因此，输出端109的输出信号不会反相。
同时，CPU403通过使用上述一致信号106启动图2B所示的中断程序。此时，定时计数器(TC)102的数值与键计数器(key)的数值(1100H)相等。因此，中断程序可更新通过将初始值key_i(1100H)加入到键计数器(key)数值中作为键计数器(key)数值所获得的数值2200H(步骤211和212)。
当键计数器(key)的数值(2200H)高于蜂鸣计数器(buz)的数值(1100H)时，CPU403通过总线404(104)用“1”替代反相允许标记(RE)110(步骤215,221)，并且还用蜂鸣计数器(buz)的数值(1200H)来替代比较寄存器(CR)103中的数(步骤222)，以终止中断处理。因此，由于反相允许标记110为“1”，所以AND电路111处于“通”选通状态。也就是说，在定时计数器120的数值为1200H并在此时产生一致信号时，AND电路111准备输出其具有高逻辑电平的输出信号。
定时计数器(TC)102再一次连续计数。仍然是当比较寄存器(CR)103的数值(1200H)与定时计数器(TC)102的数值相等时，通过一致检测电路105输出一致信号106。一致信号106可通过AND电路111触发T-F/F112。因此，例如输出给输出端109的T-F/F112的输出信号Q被反相为高电平。
同时，CPU403通过使用上述一致信号106启动图2B所示的中断程序。此时，定时计数器(TC)102的数值与蜂鸣计数器(buz)的数值(1200H)相等。因此，中断程序更新通过将初始值buz_i(600H)加入蜂鸣计数器(buz)的数值(1200H)作为蜂鸣计数器(buz)数值所获得的数值1800H(步骤211-214)。
当蜂鸣计数器(buz)的数值(1800H)低于键计数器(key)的数值(2200H)时，CPU403可通过总线404(104)用“1”来替代反相允许标记(RE)110(步骤215和221)，并且还将蜂鸣计数器(buz)的数值(1200H)送入比较寄存器(CR)103(步骤222)，以终止中断处理。因此，由于反相允许标记110为“1”，所以AND电路111处于“通”的选通状态。也就是说，当定时计数器120的数值为1800H并在此时产生一致信号时，AND电路111准备输出其具有高逻辑电平的输出信号。
如图3所示，重复上述操作对于定时计数器(TC)102数值的每600H步长将输出端109的输出信号反相，以便使图11中所提供输出信号的蜂鸣器405发声。另外，对于定时计数器(TC)102中每个1100H步长可完成键取出处理。
下面，说明各实施例的效果。说明效果的同时假设，在由定时计数器(TC)102计数时间周期过程中总中断处理程序执行时间为0-2500H。在图8B所示流程图中，由于步骤211或步骤213中的某一个为是，所以通过由步骤211-219组成的第一路径的步骤数量为“7”。通过由步骤211-215和220的组成的第四路径的步骤数量为“5”。通过第一路径的TC102的数值为六次，如“600H”,“C000H”,“1200H”，“1800H”，和“2400H”。通过第二路径的TC102的数值为两次，“1100H”，和“2200H”。当一个步骤处理所需时间假设为100ns时，获得5.2μs(=(7×6+5×2)×100ns)。
相反，在本发明的第一实施例中，通过由图2B中的步骤211-215、221、和222组成的第一路径的步骤数为“6”。通过由步骤211-215、223、和224组成的第二路径的步骤数也为“6”。通过第一和第二路径的步骤数总共为八次，如上所述。因此，在用以通过定时计数器(TC)102由0-2500H进行计数的时间周期过程中，总中断处理程序执行时间为4.8μs(=6×8×100ns)。其结果与5.2μs的常用处理时间相比减低了处理时间。
下面，通过使用图4A和4B中的软件流程图来说明通过使用本发明第一实施例的定时装置来完成蜂鸣器控制的时间。在图中，相同处理步骤使用了与图10相同的参考标号。图4A所示主程序，用buz_i来替代比较寄存器(CR)103(步骤301)。然后，用“1”来替代图1的反相允许标记(RE)110(步骤302)。然后允许定时计数器中断(步骤303)，用以启动定时器(步骤304)。
进一步地，在图4B所示中断程序中，将buz_i加入比较寄存器(CR)103(步骤310)，以终止中断处理。因此，在这种情况下，对于定时计数器(TC)102数值的每一步长，可通过buz_i数值来反相输出端109的输出信号。
下面，使用图5来说明按照本发明第二实施例的定时装置。在该附图中，相同构成部分使用了与图1中相同的参考标号。在此省略了其解释。如图5所示，该定时装置提供了能够通过总线104写入和读取的清除允许标记(CE)113。定时计数器(TC)102可通过对清除允许标记(CE)113进行AND运算的AND电路114的输出信号和一致信号106来清除。
下面通过图6中的软件流程图来说明只通过使用第二实施例来完成蜂鸣器控制的操作。通过总线104与定时装置连接的CPU可以完成该处理。在图6的主(MAIN)程序中，CPU将终端反相间隔时间buz_i设定给比较寄存器(CR)103(步骤331)，以允许反相允许标记(RE)110选通AND电路111“打开”(步骤332)。TC清除允许标记(CE)112变为允许状态，以选通AND电路114(步骤333)。定时装置的中断允许状态(步骤334)，以最终启动定时计数器(TC)102的时钟计数操作。
在该实施例中，如果定时计数器(TC)102的数值变为比较寄存器(CR)103的数值即所设定的终端反相间隔时间的数值buz_i的话，可通过一致检测电路105输出一致信号106。然后将一致信号106通过AND电路111提供给T-F/F112的触发端，由此使输出给输出端109的T-F/F111的输出信号反相，同时通过AND电路114由一致信号106清除定时计数器(TC)102。对于每次定时计数器(TC)102的数值变为比较寄存器(CR)103的数值即终端反相间隔时间buz_i的数值，可重复该操作。
因此，对于每次终端反相间隔时间buz_i可将输出端109的输出信号反相。结果，提供有输出信号的图11中的蜂鸣器405会鸣叫。按照该实施例，由于不需要CPU的终端程序，因此进一步使软件简化并使执行时间缩短。
如上所述，按照本发明的定时装置具有反相允许标记，用以允许或阻止反相。与通过一致信号锁定输出值设定位(OD)数值而获得输出信号的常用定时装置相比，与定时装置相联的计算单元消除了对于用以检测输出值设定位(OD)数值和用以根据所检测数值使输出值设定位(OD)的数值反相的软件处理的需要。因此，即使在使用软件作为终端输出处理和内部处理的绝对时间定时器时，并且即使在只使用软件作为终端输出处理时，也可获得软件的有效操作，由此缩短了处理时间，并且实现了成本的降低。
另外，按照本发明的定时装置，当定时计数器对于每次一致信号输入而清除时，并且当反相允许标记具有表示反相允许的数值时，以及当一致检测电路输出一致信号时，用于与定时计数器的数值进行比较的寄存器的数值可通过将输出到输出端的输出信号反相而固定为给定值。因此，可以消除通过软件对于寄存器的数值进行外部设定的需要，由此，进一步缩短了由连接于定时装置的计算单元所进行的软件处理时间。
通过本说明书可以理解，本发明不限于上述实施例，因此，对于本发明的改进和变化均不会脱离本发明的精神和范围。
权利要求
1．一种定时装置，其包括用以对计数时钟进行计数的定时计数器；寄存器；一致检测电路，用以在所述寄存器的数值与所示定时计数器的数值一致时产生一致信号；反相允许标记电路，用以输出反相允许标记信号；和用以在所述反相允许标记具有表示反相允许的数值并且所述一致信号由所述一致检测电路产生时将输出给输出端的输出信号反相的装置。
2．按照权利要求1所述的定时装置，其中所述用以将输出信号反相的装置包括逻辑电路，在所述反相允许标记具有表示反相允许的数值时其可使所述一致信号通过。
3．按照权利要求2所述的定时装置，其中所述用以将输出信号反相的装置包括触发电路，用以在所述门电路通过所述一致信号时使所述输出信号倒置。
4．按照权利要求3所述的定时装置，其中所述逻辑电路为AND门电路。
5．按照权利要求4所述的定时装置，其中所述触发电路为T触发电路。
6．按照权利要求1所述的定时装置，其进一步包括第一计数器，其设置为第一数值，和第二计数器，其设置为第二数值，其中所述寄存器设置为所述第一数值和所述第二数值中较小的一个数值。
7．按照权利要求6所述的定时装置，其中当所述定时计数器的数值与所述寄存器的数值一致时，所述第一数值与所述第二数值进行比较。
8．按照权利要求7所述的定时装置，其中当所述第一数值小于所述第二数值时，所述寄存器设置为该数值，该数值为所述第一数值加上对应于第一间隔时间的数值，并且所述反相允许标记电路输出表示反相允许数值的所述反相允许标记。
9．按照权利要求7所述的定时装置，其中当所述第一数值大于所述第二数值时，所述寄存器设定为该数值，该数值为所述第二数值加上对应于第二间隔时间的数值，并且所述反相允许标记电路输出表示反相允许数值的所述反相允许标记。
10．按照权利要求1的定时装置，其进一步包括在所述一致检测电路输出所述一致信号以后清除定时计数器的装置。
11．一种定时装置，其包括用以对于时钟脉冲进行计数的定时计数器；寄存器；一致检测电路，用以在所述寄存器中所存数值与所述定时计数器的数值一致时产生一致信号；反相允许标记发生器，其可设置允许标记；用以在所述反相允许标记具有表示对应于反相允许的数值并且所述一致信号由所述一致检测电路产生时将输出给输出端的输出信号反相的信号产生电路。
12．按照权利要求11的定时装置，其进一步包括当所述一致检测电路输出所述一致信号时，用以清除定时计数器的清除允许标记发生器。
13．按照权利要求11的定时装置，其中所述信号发生电路包括逻辑电路，用以在所述允许标记具有表示反相允许的数值时使所述一致信号通过。
14．按照权利要求13的定时装置，其中所述信号发生电路包括触发电路，用以在所述门电路通过所述所述一致信号时将所述输出信号反相。
15．按照权利要求14的定时装置，其中所述逻辑电路为AND门电路。
16．按照权利要求15的定时装置，其中所述触发电路为T触发电路。
17．按照权利要求14的定时装置，其进一步包括第一计数器，其设置为第一数值，和第二计数器，其设置为第二数值，其中所述寄存器设置为所述第一数值和所述第二数值中较小的一个数值。
18．按照权利要求17的定时装置，其中当所述第一数值小于所述第二数值时，所述定时计数器的数值与所述寄存器的数值一致，并且所述第一数值与所述第二数值进行比较。
19．按照权利要求18的定时装置，其中当所述第一数值大于所述第二数值时，所述寄存器设定为该数值，该数值为所述第一数值加上对应于第一时间间隔的数值，并且所述反相允许标记发生器输出表示反相发生器允许数值的所述反相允许标记。
20．按照权利要求18的定时装置，其中当所述寄存器设定为所述第二数值加上对应于第二间隔时间的数值的一个值时，所述反相允许标记发生器输出表示禁止反相的数值的所述反相允许标记。
21．按照权利要求20的定时装置，其中所述第一计数器为键计数器，所述第二计数器为蜂鸣计数器，所述第一时间间隔为键中断时间间隔，和所述第二时间间隔为终端反相时间间隔。
22．一种用以控制输出端输出的方法，其包括下列步骤将第一逻辑数据设定给标记电路，以允许在键计数器的所加数值大于蜂鸣计数器的所加数值时使所述输出端的逻辑电平反相；和将第二逻辑数据设定给所述标记电路，以阻止在键计数器的所加数值小于蜂鸣计数器的所加数值时使所述输出端的逻辑电平反相。
23．按照权利要求22的方法，其进一步包括下列步骤当所述定时计数器的数值大于所述键计数器的所述数值时，所述键计数器的数值要加上对应于初始键的数值；当所述定时计数器的数值大于所述蜂鸣计数器的所述数值时，所述蜂鸣计数器的数值要加上对应于初始蜂鸣器的数值。
全文摘要
当通过一致检测电路检测到定时计数器与比较寄存器的设定值一致时,输出一致信号,并且该一致信号可输入给外部CPU作为中断信号,用以使CPU启动中断程序。在中断程序中,当键计数器的数值大于蜂鸣计数器的数值时,设置反相允许标记表示允许输出信号反相,当键计数器的数值小于蜂鸣计数器的数值时,设置反相允许标记表示阻止输出信号的反相。
文档编号G06F9/46GK1218211SQ98120008
公开日1999年6月2日 申请日期1998年9月18日 优先权日1997年9月19日
发明者大场香 申请人:日本电气株式会社