专利名称：向一组大容量总线添加插入诸单元时隙的制作方法
技术领域：
本发明涉及在插入单元和机架系统中的一组数据传输总线，在上述系统中，当将部件推入机架时，诸插入单元就被连接到该总线，使得诸插入单元通过该总线可以互相建立数据传输连接。
相当复杂的分布式设备环境，诸如远程通信和计算机系统，使用不同的背板总线，其目的是从电气方面和机械方面将不同的各单元互相连接起来，并且允许在各单元之间进行迅速的通信。诸总线可以是无源总线，或者它们也可以是有源总线，其中，外部逻辑电路加速在总线中电压电平的变化，并且因此使得该总线工作得更快。
背板总线也可以应用于由若干硬件机架形成的系统中，例如在一个数字远程通信系统的节点设备中，在那里，必须在诸硬件机架之间传输数据和时钟信号。就定时而言，各种数字系统需要通常称为时钟的各种同步信号。例如，在这样的背板总线系统中，需要精确地同时的定时信息。时钟的分配按照
图1所示的方式，即，通过建造一个含有若干等长的并行传输线11的星状传输线网络来实行。对于每一条传输线来说，都有该传输线本身的发射机12，从所有传输线所共有的一个时钟源13向该发射机提供时钟信号。在每一条传输线的终点处都有该传输线本身的接收机14，用于接收该时钟信号。此类解决方案的缺点(由若干并行的发射机/接收机对所引起)是相当高的成本，以及在其他设备中难以实现，例如在发生变化的情况下缺乏灵活性。例如，在实践中，由于不可能把电缆拉到任何地方，使得诸传输线将是等长的，所以一部具体的发射机的位置根本不能被移动。
若精确地同时的定时信息不是一个必要的特征，则总线收发器逻辑(BTL)电路已经被应用于背板总线中，例如在一种根据未来总线标准的结构中，一部发射机向连接有多部接收机的公共总线提供信号。这种解决方案的一个首要缺点就是传播延时因不同的接收机而不同。在这种环境下，对所有应用来说，定时信息不是充分地精确，但是这个解决方案仅对那些精确地同时的定时信息不是一个必要特征的情形来说是合适的。此外，由于在该总线两端的并联终端负载，使得在该系统中的功率损耗很高。
由于不断增加的时钟频率以及日益增长的设备复杂性，各种背板总线已经成为限制系统性能的主要因素。若对背板总线来说显得很重要的那些参数，即，延时、噪声以及噪声容限，被预告为很差，则将无法得到为该系统所确定的性能。背板总线的特性阻抗是影响着系统性能与设计的一个重要因素。它影响到各种重要的参数，诸如传播延时、噪声容限、连接噪声、内部电容和串话。在理论上，特性阻抗不会影响在总线上传播的信号的传播延时，但是要考虑被连接到总线的设备的各种电容，它们跟特性阻抗并联，并因此使总的阻抗增加，这将导致一种较慢的总线运作。
伴随着降低了的特性阻抗，内部总线电容将增加，由此使得信号上升时间增加。因此，上升时间的延迟主要是由背板总线引起的，但它也是由连接到背板总线的插入单元控制器的充电延时所引起的，这也使背板总线的总延时增加。
图2表示一组总线B，它位于一部设备机箱的后背部分，并且有N个插入单元通过发射机/接收机模块被连接到该机箱。在该总线的末端安装了一个插入单元，它向该总线提供这样一组主时钟信号，用以同步该总线的其他插入单元。由于上述理由，该总线具有一定的时钟频率，因此，在超过这个频率的诸频率上，各种延时将大大增加，使得位于该总线的另一端并且位于另一端的单元A在其发送时隙内向它发送一组信号的单元C接收该信号是如此之迟，以致该信号的一部分或整个信号将偏移到接收时隙以外。
借助于使用在诸插入单元中的一个快速总线接口，即所谓GTL技术，可以在某种程度上提高总线的时钟频率。已经专门地开发出使用低电压摆幅(LVS)的CMOS晶体三极管的耿宁(Gunning)收发器逻辑(GTL)，它允许将发射机/接收机集成到超大规模集成电路(VLSI)和专用集成电路(ASIC)中去，代替在传统的诸插入单元中作为一个单独模块的发射机/接收机。通过使用GTL技术，最多可达10个插入单元可以被连接到位于设备机箱后背部分的无源总线B。
当使用GTL技术时，插入单元的发射机/接收机电容约为10-15pF。若再增加插入单元使得它们的数目多于10个，则其结果是总线阻抗将在25和80Ω之间发生变化，使得该总线永远不能充分地适配。其结果是，当时钟脉冲幅度已经上升时，由于信号中的干扰将产生振荡，并且诸单元将必须等待，直到振荡已经消失为止。
还应当注意的是，位于总线一端的主时钟将引起时钟信号在长总线上的相位偏移。
在本申请人的芬兰专利申请FI-953010(发明人是沃提莱南马梯)中，提出了由传输延时引起的各种问题的一种解决方案。其思路是通过一个适配器电路向该总线提供一种无阶梯的、实质上为正弦的波形，上述适配器电路除了将正在传播的波形的电平适配于所需的电平以外，还吸收从传输线返回的反射波，并且同时防止多次反射。这样就在传输线中得到一种类似于驻波的波形，它由正在传播的波形以及一次反射波形之和来形成，并且可以被用来作为系统定时和信息传输。在实践中用这种方法有可能差不多全部消除由传播延时而引起的在不同接收机之间的定时差异。
图3以最简单的实施例的形式来表示一个根据上述专利申请的系统。串联电阻R1被连接到正弦波发生器31的低输出阻抗输出端，它的另一端被连接到传输线32，各具体的设备单元的诸接收机33被连接到该传输线的不同的诸点上。由于各种设备单元可以是各种各样的不同类型，以及由于设备单元的结构不属于本发明的范围之内，所以在各种具体的设备单元(例如在各种插入背板的单元)中，该图仅表示该接收机。串联电阻R1的数值基本上与传输线的有效阻抗相同，即，在负荷状态下的传输线阻抗(诸接收机电路被连接到该传输线)。该传输线的终端为开路，此外，传输线的长度短于四分之一波长。在最有利的情况下，传输线的长度大约等于波长的八分之一。不管诸接收机位于传输线上的什么位置，它们总是处于传输线信号幅度接近于其最大值的一个区域。若传输线的长度接近于波长的四分之一，则最接近于输入端的接收机最好位于离开输入点一个足够的距离的地方(位于接近八分之一波长的一个距离上)，使得在所述点上的信号幅度足够大。
还可以用不同方法来补偿时钟信号的传播延时。有可能提高待使用的时钟频率。授予格罗沃的加拿大专利CA-1 301 261描述了一种方法，该方法对被连接到总线的每一个插入单元或模块独立地进行补偿。每一个模块都含有一个时钟发生器，后者用一种模拟的锁相环(PLL)电路来实现，并且全部锁定于相同的参考时间。具体安排如下位于总线一端的一个主时钟向输出线发出诸时钟脉冲。一条返回线与该线平行。远离主时钟的该线的诸末端互相组合在一起，并且位于主时钟一侧的返回线的那一端被连接到终端电阻，因此，不会发生反射。每一个模块都被连接到输出线以及返回线的同一点上。当主时钟向输出线发出一个时钟脉冲并到达该模块时，该模块将识别该脉冲的前沿。该脉冲传播到输出线的末端，并沿着返回线回到主时钟。当该脉冲(再次)到达该模块时，该模块识别返回脉冲的前沿。现在该模块知道介于输出脉冲与返回脉冲之间的准确时间。这个时间的一半等于该模块离开诸线的末端的时间距离。因此，每一个模块都知道它离开诸线的末端的时间距离。当一个新的时钟脉冲通过每一个模块时，它们将响应于该时钟脉冲，精确地在议论中的该模块所测得的时间的一半之后，为它们各自的时钟电路产生一个同步脉冲。该时钟脉冲已经传播到输出线的末端。这样，每一个模块都在同一瞬间精确地产生一个同步脉冲。每一个模块的时钟将被锁定于相同的参考时间上，该参考时间就是主时钟的时钟脉冲已经传播到输出线的末端的那一瞬间。
当时钟脉冲沿着返回线返回时，该模块测量介于输出脉冲和返回脉冲之间的时间，并且在这个时间的一半之后，它再次产生一个同步脉冲，并且从下一个时钟脉冲已经通过该模块的那一瞬间开始测量该时间。上述过程继续不断地重复着，由此，当主时钟脉冲已经传播到输出线的末端时，该模块的时钟电路的同步脉冲总要被更新。
这种补偿方法工作得很好，但不足的是它们需要额外的布线和时间测量。这就使成本增加，在许多情况下这是不能接受的。通过将总线变为有源的，可以得到提高了的速度，但它工作于一种有麻烦的状态之中，这是一个缺点倘若有一个有源部件损坏，则必须更换全部总线。
本发明瞄准这样一种背板总线，特别是针对各种设备机箱，使之有可能增加无源总线的传输容量，并且以这种方式来增加被连接到总线的插入单元的数目，而不采用任何增加成本的传播延时的补偿方法。
按照在独立权利要求中所给出的规定，达到了所确定的目的。
一组无源的背板总线从物理上被划分为两组总线，最好是在总线的中点处分开。诸总线被组合以便通过桥接来形成一组逻辑总线，但是按照这种方式，不是在总线上实现桥接功能，而是在一个插入单元中实现桥接功能，并且在断点处将插入单元连接到该总线。插入单元确信，当一个位于该总线的第1个半部的插入单元向一个位于该总线的第2个半部的插入单元发送数据时，该传输时隙将被适当地映射到处于第2个半部的插入单元的传输时隙之中，反之亦然。处于第1个半部的时隙以及处于第2个半部的目标时隙将形成一条逻辑通道，按照相同的原理，它可以被配置为一条单时隙的通道。
为了不浪费仅仅存在于桥接功能之中的插入单元诸时隙，将各种桥接功能定位于一个主单元上将是有利的，该主单元是远程通信单元，它执行一种向总线提供主时钟的有源功能。特别有利的是，将桥接功能定位于两个插入单元之中，由此，若一个失效，则另一个插入单元能够执行桥接功能，以确保该总线在没有任何中断的情况下工作。
虽然桥接在不同的两半部之间的通信中产生延时，但这是无害的，因为这种延时对所有连接来说都是相似的。
下面将参照诸附图，对本发明进行说明，其中图1表示在一条星状线上诸时钟的分布；图2表示一组总线，它位于一个设备机箱的后背部分；图3表示在总线上一组驻波的产生；图4表示一组已被分开的总线；图5表示诸时隙的交织；图6表示诸时隙的另一种交织；图7表示在一帧之内的交叉连接。
图4表示一组总线，它位于在一个设备机箱的后背部分，并且其物理长度略短于机箱的宽度。诸电路单元A1，…，B7以一种已知的方式被连接到该总线。根据本发明，该物理总线被划分为两个物理上独立的部分总线A和总线B。因此每一部分都可以连接一定数目的电路单元。待连接到总线A的诸电路单元通常由参考数字A来表示，而待连接到总线B的诸电路单元通常由参考数字B来表示。在各独立的总线中，每一个总线连接器在其每一端都以终端阻抗R的方式进行终端连接，通过这种方式使诸连接器获得电压，在图中为一个1.2V的电压。终端电阻可以是例如一个50Ω电阻。
在它们的接合部中，总线的各部分有些重叠，使得待插入接合部并且起到桥接作用的诸插入单元4A和4B被连接到每一组总线。通过这些插入单元将接收它们的主时钟。可以这样来安排，使得插入单元4A向总线A提供时钟，并且插入单元4B相应地向总线B提供时钟，或者反过来，使得相同的插入单元(4A或4B)向两组总线提供时钟。若两个总线部分都使用一个公共的时钟，则时钟的偏离(skew)将成为一个限制因素，倘若时钟是在所使用的驻波的帮助下形成的，则偏离不成为问题。在使用诸独立时钟时，在数据传输中的延时将成为一个限制因素，并且，下列事实也将成为一个附加的缺点，即，诸插入单元的专用集成电路将需要更多的引脚。
诸插入单元4A和4B的最重要的责任就是在各总线部分A和B之间执行桥接功能。诸插入单元有利地可以是执行一种有源远程通信操作的常规插入单元，并且其中的一个或两个向总线提供主时钟。因此，为了建立桥接，不需要浪费插入单元的时隙。被添加到诸插入单元的正常功能中去的桥接功能，确信待发送的数据将根据管道(pipeline)原理从一个总线部分传送到另一部分。桥接的实现在业界中是人所共知的事情，并且用于这种用途的电路都是现成的，例如各种专用集成电路。在这里，使用两个插入单元来实施桥接，但是也可以仅用一个插入单元。通过使用两个具有相同表格的插入单元可以得到下列好处，即，即使一个插入单元出现故障，该总线仍然可以使用，因为另一个插入单元能够独自执行桥接功能，并且向两个总线部分提供主时钟。然而，在根据本发明的方法中，重要的是由一个独立于无源总线之外的有源部件来执行桥接功能。
当处于一个总线部分之中的一个插入单元想向处于另一个总线部分之中的插入单元发送数据时，它将在它本身的发送时隙N中进行发送。执行桥接功能的插入单元(插入单元4A或4B)接收该数据并将其送往管道。当然，插入单元不可能在同一时隙N中立刻建立桥接并向另一个总线部分发送数据，它必须等待下一个时隙N+1。当这个时隙到来时，已桥接的插入单元向前输送数据。在介于各总线部分之间传输数据时，桥接将引起至少一个时隙的延时，由此在一个总线部分的时隙中的数据，将在推迟一个时隙之后出现在另一个总线部分之中。因此，一个总线部分(例如总线部分A)的物理时隙N以及另一个总线部分(例如总线部分B)的物理时隙N+1将形成一个逻辑时隙，它可以按照与诸物理时隙相同的原理被配置。
至少可以用两种方法来实现从一个总线部分到另一个总线部分的数据桥接通过将介于这两个总线部分的诸时隙加以交织，以及通过使用一种交叉连接功能。
图5概略地说明诸时隙的交织。图的上半部表示总线部分A的诸时隙，图的下半部表示总线部分B的诸时隙。在每一个时隙的开始，从插入单元A或B向诸总线发送一个时钟脉冲。时钟脉冲准确地在同一瞬间到达，所以两组总线的诸时隙被同步。由于该桥接功能必然引起一段延时，所以诸总线的诸发送时隙不可能是同时的。当该延时只有一个时隙的最小值时，其结果是被连接到总线A的诸单元只能在用一块相同的白色区域来表示的诸时隙中进行发送，并且它们仅能在标有斜线的诸时隙中进行接收。相应地，被连接到总线B的诸单元只能在标有斜线的诸时隙中进行发送，并且只能在用一块相同的白色区域来表示的诸时隙中进行接收。
下面我们将考察连续的诸时隙N，N+1，N+2和N+3。时隙N是用于总线A和总线B二者的设备的传输时隙。在时隙N中，一部被连接到总线A的设备向总线B的设备发送数据。桥接的插入单元4A(或4B)接收在该时隙中发送的数据，并将其传送到管道中去。当时隙N+1开始时，桥接的插入单元将这组数据送往总线B，并且被连接到这组总线的目标单元接收该数据。按照类似的方式，在时隙N中，被连接到总线B的一个单元向总线A发送数据，该桥接单元接收此数据，并在下一个时隙N+1将其送往总线A，该目标单元从总线A检出该数据。在诸时隙N+2和N+3将执行类似的功能。
这样一来，逻辑总线的容量被均等地划分到每一个总线部分。这种安排的数据传输率等于时钟频率，并且，向该系统的每一个总线部分提供的数据的速率为时钟频率的一半。
在前面的例子中，依次地为各总线部分的诸时隙进行交织。当然，也可以通过在一个方向上给出多于另一个方向的容量来完成交织。因此，在图6中的例子表示这样一种情况，即，从总线A到总线B的传输容量高于相反的方向。以这样一种方式来划分总容量，使得各总线的容量之比为1∶3。总线A的诸单元可以在3个连续的时隙中进行发送，这3个时隙就是图中的诸时隙N，N+1，N+2，因此，它们从该单元接收总线B在时隙N+3中发送、并且随后在下面3个时隙中再次发送的诸数据。相应地，总线B的一个单元可以在时隙N进行发送，并且在随后的3个连续的时隙中，它将从总线A的诸单元处接收数据。
在该图所示的设计安排中，从总线A到总线B的桥接单元延时必须是一个时隙，但是从总线B到总线A的延时为3个时隙在时隙N发送的数据仅在时隙N+3才出现在总线A上。
在桥接中也可以使用交叉连接功能。在图4中，诸单元4A和4B具有相似的交叉连接表。交叉连接单元可以从两个数据块逐步改变到在时隙水平上的完全的交叉连接。当总线帧被划分为依赖于传输要求的两部分时，两个数据块的交叉连接是十分简单的，并且在容量分配上不受约束。其缺点是在某些情况下它可能使延时增加。
若在时隙水平上实现各总线部分之间的交叉连接，则在总线容量的分配上将获得充分的自由度，但随之而来的是需要更多的存储容量，这是一个缺点。例如，若总线帧具有8192个时隙，并且频率为65.536MHz，则为了在各总线部分之间定义各种交叉连接，将需要16384比特(的存储容量)。
图7表示在待分配的数据块的大小为63字节的情况下的交叉连接。该数据块被划分为3部分。在数据块的第1部分，被连接到总线部分A的诸单元被允许发送，并且在数据块的最后部分，被连接到总线部分B的诸单元被允许发送。在总线帧的中间，被允许的诸区域互相重叠，并且在这个区域，不允许从一个总线部分向另一个总线部分传送数据，只允许在同一个总线部分之内从一个单元向另一个单元传送数据。
使用介于各总线部分之间的交叉连接将在某种程度上增加系统的复杂性。此外，在交叉连接表中，必须考虑在管道中的延时，介于发送与接收诸单元之间，该延时为一个时隙。例如，若总线部分A的一个单元在时隙N进行发送，则必须将时隙N+1定义为被连接到总线部分B的一个单元的接收时隙。
根据本发明的安排，其中一组总线被划分为两个总线部分，具有下列缺点，即，它需要一个附加的插入单元，该单元被连接到两组总线并且执行一种桥接功能。但是，与通常的只有一组总线的情况相比，它有可能使用被连接到背板总线的数目更多的插入单元。当在各插入单元的发射机/接收机中使用被称为GTL的发射机时，背板总线的时钟频率可以提高。诸发射机被指定使用一个高达80MHz的时钟频率。由于GTL发射机属于漏极开路类型，所以几个单元可以在同一时隙中进行发送，并且通过采用一种适当的总线协议，可使任何冲突都得以解决。
权利要求
1.在一组大容量的、跟与之连接的诸插入单元互相组合在一起的无源总线中，增加插入单元的方法，其特征在于该总线以这样的方式被划分为至少两个物理上独立的总线部分，使得在分界点上，各总线部分的连接器将在一定距离上并行地运行，至少有一个插入单元插槽位于分界点上，一个电路单元位于该插入单元插槽上，以便按照一种管道型的方式，在各总线部分之间执行一种桥接功能，由此物理上独立的各总线部分将形成一组逻辑总线。
2.如权利要求1所定义的方法，其特征在于，该总线是时分的，并且通过使用诸时隙的交织来实现桥接功能，其中，在一个第1时隙中从一个第1总线部分接收的数据被发送到一个第2总线部分，并进入一个第2时隙，第2时隙迟于第1时隙，由此第1时隙和第2时隙将形成一条逻辑通道。
3.如权利要求2所定义的方法，其特征在于，在第1时隙(N)中从第1总线部分接收的数据被发送到第2总线部分，并进入第2时隙(N+1)，它是一个紧跟在第1时隙之后的时隙，由此该逻辑总线容量被均等地划分到每一个总线部分。
4.如权利要求1所定义的方法，其特征在于，通过使用交叉连接来实现桥接功能。
5.如权利要求4所定义的方法，其特征在于形成一个总线帧，并且在该总线帧中保留一个第1部分，用于被连接到第1总线部分的诸插入单元的传输，还保留一个第2部分，用于被连接到第2总线部分的诸插入单元的传输，由此该第1和第2部分在时间上部分地重叠。仅在第1和第2部分不重叠的那段时间内该桥接功能才在各总线部分之间转发数据。
6.如权利要求1所定义的方法，其特征在于，有两个电路单元位于分界点上，其中的每一个都能执行桥接功能，由此若在一个单元中发生故障，则另一个将执行桥接功能。
7.如权利要求1或6所定义的方法，其特征在于，位于分界点上的电路单元向每一个总线部分提供一个主时钟。
8.如权利要求6所定义的方法，其特征在于，第1电路单元向第1总线部分提供一个主时钟，同时第2电路单元向第2总线部分提供一个主时钟。
9.如权利要求1所定义的方法，其特征在于，这样一个电路单元被定位于分界点上，在此处，向待连接到该总线并进行远程通信的普通的插入单元添加一种桥接功能。
10.一种跟与之连接的诸插入单元互相组合在一起的总线设计安排，其特征在于它包括由至少两组物理上独立的无源总线部分(A和B)以这样一种方式形成一组总线，使得各该总线部分的连接器将在一定距离上并行地运行，至少有一个电路单元(4A，4B)处于各该总线部分的连接器以并行方式运行的一点处，该电路单元按照一种管道型的方式，在各总线部分之间执行一种桥接功能，使得物理上独立的各总线部分形成一组逻辑总线。
11.如权利要求10所定义的总线设计安排，其特征在于，该电路单元向两个总线部分提供一组主时钟(信号)。
12.如权利要求10所定义的总线设计安排，其特征在于，它包括两个电路单元(4A，4B)，其中的每一个向其本身的总线部分提供一组主时钟(信号)。
13.如权利要求12所定义的总线设计安排，其特征在于，每一个电路单元都能够独立地执行桥接功能。
14.如权利要求10所定义的总线设计安排，其特征在于，该电路单元是一个普通的插入单元，它有待于被连接到议论中的总线并进行各种远程通信，并且已经将一种桥接功能添加于其上。
全文摘要
本发明的目标是一组专门用于设备机箱的背板总线,它允许增加总线的传输容量,并且通过这种方式使被连接到该总线的诸插入单元的数目大为增加。该总线从物理上划分为两个总线部分A和B。通过桥接使这两部分被组合为一组逻辑总线。但是桥接功能并不是在总线上实现的,而是通过一个插入单元(4A,4B)来实现的,该插入单元在分界点上被连接到该总线并执行各种桥接功能。该插入单元确信,当位于该总线的第1个半部的一个插入单元正在向位于该总线的第2个半部进行发送时,该发送时隙将被适当地映射到在第2个半部的目标插入单元中的接收时隙,反之亦然。由此,在第1个半部中的时隙以及在第2半部的目标时隙将形成一条逻辑通道,根据相同的原理,它可以被配置为一条单时隙通道。
文档编号G06F13/40GK1253642SQ98804462
公开日2000年5月17日 申请日期1998年4月20日 优先权日1997年4月22日
发明者帕斯·万塞恩, 亚历克斯·格里高鲁克 申请人:诺基亚网络有限公司