一种数据时序的均衡方法及系统的制作方法
【专利摘要】本发明涉及数字通信领域，尤其涉及一种数据时序的均衡方法及系统。本发明通过在第二FPGA中增设一数据时序均衡模块，在进行写操作前首先进行训练过程，对数据信号和时钟信号进行均衡得到一接收调整时间，在进行写操作时利用该接收调整时间使得数据信号和时钟信号的时序一致，避免了高速控制总线等长带来的高成本，占用较多面积等问题。
【专利说明】
一种数据时序的均衡方法及系统
技术领域
[0001]本发明涉及数字通信领域，尤其涉及一种数据时序的均衡方法及系统。
【背景技术】
[0002]在进行FPGA(Field — Programmable Gate Array，现场可编程门阵列)的写操作过程中，数据信号和时钟信号会存在时序不一致的情况，如图1所示，在第一FPGA发出数据信号DATA和时钟信号CLK的时候，数据信号DATA和时钟信号CLK的上升沿是对齐的，但是第二FPGA接收到数据信号DATA和时钟信号CLK则存在边沿时序不一致的情况，数据信号DATA延时的时间为T2，时钟信号CLK延时的时间为Tl。
[0003]如图2所示，上述时序偏差产生的原因主要是在PCB(Printed Circuit Board，印刷电路板)上，数据信号DATA对应的高速串行总线和时钟信号CLK对应的高速串行总线不等长的原因。但是如果在PCB上设置等长的高速串行总线，单位面积PCB的价格较高，并且会增大PCB的面积，如图2中为实现等长布线采用的蛇形线还会带来信号的干扰，PCB层数越多问题越严重。
【发明内容】
[0004]针对现有技术存在的问题，现提供一种数据时序的均衡方法及系统，在PCB高速串行总线不等长的前提下，对数据信号和时钟信号的相位偏差进行均衡。
[0005]具体的技术方案如下:
[0006]一种数据时序的均衡方法，应用于第一 FPGA模块向第二 FPGA模块进行写操作的过程中，所述均衡方法包括:
[0007]步骤SI，所述第一FPGA模块发送一训练开始信号至所述第二 FPGA模块；
[0008]步骤S2，所述第一FPGA模块发送时钟信号和与所述时钟信号关联的数据信号至所述第二 FPGA模块的数据时序均衡模块；
[0009]步骤S3，所述数据时序均衡模块根据所述时钟信号和所述数据信号，得到一接收调整时间；
[0010]步骤S4，所述第二FPGA模块发送一训练结束信号至所述第一 FPGA模块；
[0011]步骤S5，所述第一FPGA模块与所述第二FPGA模块建立通信连接，以使所述第二FPGA模块根据所述接收调整时间调整所述数据信号或所述时钟信号的接收时序后，所述时钟信号和所述数据信号的时序一致。
[0012]优选的，所述步骤S3具体包括:
[0013]步骤S31，所述数据时序均衡模块将所述时钟信号的上升沿确定为采样点；
[0014]步骤S32，确定与所述采样点对应的所述数据信号的周期的第一个信号跳变点；
[0015]步骤S33，根据所述第一个信号跳变点确定与所述第一个信号跳变点同一周期内的所述数据信号的第二个信号跳变点；
[0016]步骤S34，根据所述第一个信号跳变点与所述第二个信号跳变点之间的中心点和所述采样点之间的时间差获得所述接收调整时间。
[0017]优选的，所述步骤S3具体包括:
[0018]步骤S301，所述数据时序均衡模块将所述时钟信号的上升沿确定为采样点；
[0019]步骤S302，确定与所述采样点对应的所述数据信号的周期的第一个信号跳变点；
[0020]步骤S303，对所述数据信号增加延时，确定与所述第一个信号跳变点同一周期内的所述数据信号的稳定点；
[0021]步骤S304，根据所述稳定点确定与所述第一个信号跳变点同一周期内的所述数据信号的第二个信号跳变点；
[0022]步骤S305，根据所述稳定点与所述第二个信号跳变点之间的中心点和所述采样点之间的时间差获得所述接收调整时间。
[0023]优选的，对所述数据信号增加延时，确定与所述第一个信号跳变点同一周期内的所述数据信号的第二个信号跳变点。
[0024]优选的，增加延时时，每次增加所述时钟信号周期的1/N，N为正整数;或者
[0025]增加延时时，每次增加所述时钟信号周期的1/N，N=2。
[0026]优选的，对所述数据信号减少延时，根据所述第一个信号跳变点与所述第二个信号跳变点之间的中心点和所述采样点之间的时序差获得所述接收调整时间。
[0027]优选的，减少延时时，每次减少所述时钟信号周期的1/N，N为正整数;或者
[0028]减少延时时，每次减少所述时钟信号周期的I/N，N=2。
[0029]一种数据时序的均衡系统，包括:
[0030]第一FPGA模块I，输出时钟信号CLK和数据信号DATA;
[0031]第二FPGA模块2，包括连接所述第一 FPGA模块I的第一缓冲器21、连接所述第一FPGA模块I的第二缓冲器22和分别与所述第一缓冲器21、所述第二缓冲器22连接的数据时序均衡模块3，所述数据时序均衡模块3用以对所述数据时序均衡模块3根据所述时钟信号CLK和所述数据信号DATA，得到一接收调整时间，以使所述第二FPGA模块2根据所述接收调整时间调整所述数据信号DATA或所述时钟信号CLK的接收时序后，所述时钟信号和所述数据信号的时序一致。
[0032]优选的，所述第一FPGA模块I包括:
[0033]第一收发模块，用以产生并发送一训练开始信号Training；
[0034]所述第二 FPGA模块2包括:
[0035]第二收发模块，用以接收所述训练开始信号，发送一训练停止信号Training_out至所述第一 FPGA模块I。
[0036]优选的，还包括:
[0037]倍频器4，分别与所述第二缓冲器22、所述数据时序均衡模块3连接，用以根据所述时钟信号CLK产生延时步长;或者。
[0038]所述数据时序均衡模块包括控制单元31，所述控制单元31用以产生延时信号；或者
[0039]所述数据时序均衡模块包括:
[0040]均衡单元32;
[0041 ] 控制单元31;
[0042]所述均衡单元32与所述控制单元31连接，用以根据所述延时信号对所述数据信号DATA进行增加延时以及减少延时，以对所述数据信号DATA的时序进行调整，得到所述接收调整时间。
[0043]上述技术方案的有益效果是:
[0044]上述技术方案通过在第二FPGA中增设一数据时序均衡模块，在进行写操作前首先进行训练过程，对数据信号和时钟信号进行均衡得到一接收调整时间，在进行写操作时利用该接收调整时间使得数据信号和时钟信号的时序一致，避免了高速控制总线等长带来的高成本，占用较多面积等问题。
【附图说明】
[0045]图1为现有技术数据信号和时钟信号的相位偏差示意图；
[0046]图2为现有技术不等长的PCB布线不意图；
[0047]图3为本发明一种数据时序的均衡系统的结构示意图；
[0048]图4为本发明一种数据时序的均衡方法的示意图。
【具体实施方式】
[0049]需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。
[0050]下面结合附图对本发明的【具体实施方式】作进一步的说明:
[0051 ]本实施例提供了一种数据时序的均衡方法，应用于第一 FPGA模块向第二 FPGA模块进行写操作的过程中，均衡方法包括:
[0052]步骤SI，第一FPGA模块发送一训练开始信号至第二FPGA模块；
[0053]步骤S2，第一FPGA模块发送时钟信号和与时钟信号关联的数据信号至数据时序均衡丰吴块；
[0054]步骤S3，数据时序均衡模块根据时钟信号和数据信号得到一接收调整时间；
[0055]步骤S4，第二FPGA模块发送一训练结束信号至第一 FPGA模块；
[0056]步骤S5，第一FPGA模块与第二FPGA模块建立通信连接，以使第二FPGA模块根据接收调整时间调整数据信号或时钟信号的接收时序后，时钟信号和数据信号的时序一致。
[0057]本实施例中，在进行时钟信号和数据信号之前需要进行一个训练过程，训练的目的在于得到接收调整时间，在后续写操作过程中发送时钟信号和数据信号时，可以利用该接收调整时间调整数据信号的接收时序，使得时钟信号和数据信号的时序具有一致性。本实施例中，在第二FPGA模块内部引入数据时序均衡模块，在PCB未做等长控制的前提下，由第二 FPGA模块的数据时序均衡模块来做数据信号的动态时序补偿，实现高速串行总线的正常操作。
[0058]本实施例中第一 FPGA模块和第二 FPGA模块可以为现场可编程门阵列。
[0059]本发明一个较佳的实施例中，如图4所示，步骤S3具体包括:
[0060]步骤S31，数据时序均衡模块将时钟信号的上升沿确定为采样点；
[0061]步骤S32，确定与采样点对应的数据信号的周期的第一个信号跳变点；
[0062]步骤S33，根据第一个信号跳变点确定与第一个信号跳变点同一周期内的数据信号的第二个信号跳变点；
[0063]步骤S34，根据第一个信号跳变点与第二个信号跳变点之间的中心点和采样点之间的时间差获得接收调整时间。
[0064]本发明一个较佳的实施例中，步骤S3具体包括:
[0065]步骤S301，数据时序均衡模块将时钟信号的上升沿确定为采样点；
[0066]步骤S302，确定与采样点对应的数据信号的周期的第一个信号跳变点；
[0067]步骤S303，对数据信号增加延时，确定与第一个信号跳变点同一周期内的数据信号的稳定点；
[0068]步骤S304，根据稳定点确定与第一个信号跳变点同一周期内的数据信号的第二个信号跳变点；
[0069]步骤S305，根据稳定点与第二个信号跳变点之间的中心点和采样点之间的时间差获得接收调整时间。
[0070]本发明一个较佳的实施例中，对数据信号增加延时，确定与第一个信号跳变点同一周期内的数据信号的第二个信号跳变点。
[0071]本发明一个较佳的实施例中，增加延时时，每次增加时钟信号周期的1/N，N为正整数。
[0072]本发明一个较佳的实施例中，增加延时时，每次增加时钟信号周期的1/N，N=2。
[0073]本发明一个较佳的实施例中，对数据信号减少延时时，根据第一个信号跳变点与第二个信号跳变点之间的中心点和采样点之间的时序差获得接收调整时间。
[0074]本发明一个较佳的实施例中，减少延时时，每次减少时钟信号周期的1/N，N为正整数。
[0075]本发明一个较佳的实施例中，减少延时时，每次减少时钟信号周期的1/N，N=2。
[0076]上述实施例中，如图4所示，第一FPGA模块用收到的时钟信号的上升沿作为采样点，寻找一周期中的数据信号的跳变点，例如从‘0’到‘I’的跳变，将该点确定为第一个信号跳变点；由于数据信号的抖动，跳变边沿会有一定宽度，本实施例中图3中将这个宽度表示为T3，数据时序均衡模块控制数据信号增加延时，以对数据信号继续采样，找到稳定点。继续控制对数据信号增加延时，对数据信号继续采样，寻找数据信号从‘ I’到‘ O ’的跳变，找到第二个信号跳变点，稳定点和第二个信号跳变点之间区间T4即为稳定的信号区间，稳定点和第二个信号跳变点之间的中心点的数据信号稳定，可以在后续写操作时输出该点的数据DATA_0UT ο数据时序均衡模块减少对数据信号的延时，使中心点对齐采样点，这时的中心点为数据信号最稳定的点。本实施例采用数据时序均衡模块的均衡算法去除了数据信号的抖动对信号质量的影响，使时钟信号能采样到数据信号的最稳定的点，并且上述的均衡算法是动态调整数据信号采样的，因此无需考虑第一FPGA模块的差异，具有可移植性。
[0077]本实施例提供了一种数据时序的均衡系统，如图3所示，包括:
[0078]第一FPGA模块I，输出时钟信号CLK和数据信号DATA;
[0079]第二FPGA模块2，包括连接第一 FPGA模块I的第一缓冲器21、连接第一 FPGA模块I的第二缓冲器22和分别与第一缓冲器21、第二缓冲器22连接的数据时序均衡模块3，数据时序均衡模块3用以对数据时序均衡模块3根据时钟信号CLK和数据信号DATA，得到一接收调整时间，以使第二FPGA模块2根据接收调整时间调整数据信号DATA或时钟信号CLK的接收时序后，时钟信号和数据信号的时序一致。
[0080]本实施例中，在进行写操作前需要进入训练模式，第一 FPGA模块I在高速串行总线中的数据总线上的每一个数据位上发‘0’和‘I’交替的比特信号，该信号即为数据信号DATA。时钟信号CLK经过第二缓冲器22，数据信号DATA经过第二 FPGA模块内部第一缓冲器21，并且时钟信号CLK还通过倍频器形成高速时钟信号进入数据时序均衡模块，高速时钟信号的一个周期即为时序调整的步长。本实施例中的高速串行总线不需要PCB做等长控制，节省PCB的占用空间，并且还降低了 PCB的制作成本。
[0081 ]本发明一个较佳的实施例中，第一FPGA模块I包括:
[0082]第一收发模块，用以产生并发送一训练开始信号Training；
[0083]第二 FPGA模块2包括:
[0084]第二收发模块，用以接收训练开始信号，发送一训练停止信号Training_0ut至第一 FPGA 模块 I。
[0085]本实施例中，在均衡系统每次上电启动后，第一FPGA模块I首先发出一个训练开始信号Training，第二 FPGA模块2进入训练模式，数据时序均衡模块3开始工作，时序调整完成后，第二 FPGA模块2发出一个训练停止信号Training_Done，通知第一 FPGA模块I时序调整完成，得到接收调整时间，第一FPGA模块I收到训练停止信号Training_Done后，退出训练模式。
[0086]本发明一个较佳的实施例中，还包括:
[0087]倍频器4，分别与第二缓冲器22、数据时序均衡模块3连接，用以根据时钟信号CLK产生延时步长。具体的，如倍频器4将时钟信号CLK进行2倍频处理，则延时步长为钟信号CLK周期的1/2，进一步的，如倍频器4将时钟信号CLK进行N倍频处理，则延时步长为钟信号CLK周期的1/N。
[0088]本发明一个较佳的实施例中，数据时序均衡模块包括:
[0089]控制单元31，用以产生延时信号。
[0090]本发明一个较佳的实施例中，数据时序均衡模块还包括:
[0091]控制单元31;
[0092]均衡单元32，与控制单元31连接，用以根据延时信号对数据信号DATA进行增加延时以及减少延时，以对数据信号DATA的时序进行调整，得到接收调整时间。
[0093]图3中，上述实施例的控制单元31和均衡单元32，控制单元31可以为均衡状态机，均衡单元32可以为均衡器，控制单元31根据数据信号DATA和时钟信号CLK的相位关系进行时序动态调整，控制单元31输出脉冲INC或DEC信号给均衡单元32，INC信号上每来一个脉冲信号即通知均衡单元32将数据信号DATA的延时增加一个延时步长的时间，DEC信号上每来一个脉冲信号，通知均衡单元32将数据信号DATA上的延时减少一个延时步长的时间。
[0094]上述实施例中，如图3、图4所示，第一FPGA模块I用收到的时钟信号CLK的上升沿作为采样点，寻找一周期中的数据信号的跳变点，例如从‘0’到‘I’的跳变，将该点确定为第一个信号跳变点；由于数据信号DATA的抖动，跳变边沿会有一定宽度，数据时序均衡模块3的输出第一延时信号INC控制数据信号DATA增加延时，以对数据信号DATA继续采样，找到第一个信号稳定点。输出第一延时信号INC控制对数据信号DATA增加延时，以对数据信号DATA继续采样，寻找数据信号DATA从‘ I’到‘ O ’的跳变，找到第二个信号跳变点，稳定点和第二个信号跳变点之间区间T4即为稳定的信号区间，稳定点和第二个信号跳变点之间的中心点的数据信号DATA稳定，可以在后续写操作时输出该点的数据。数据时序均衡模块3输出第二延时信号DEC减少对数据信号DATA的延时，使中心点对齐采样点，这时的中心点为数据信号最稳定的点。
[0095]综上，上述技术方案通过在第二FPGA中增设一数据时序均衡模块，在进行写操作前首先进行训练过程，对数据信号和时钟信号进行均衡得到一接收调整时间，在进行写操作时利用该接收调整时间使得数据信号和时钟信号的时序一致，避免了高速控制总线等长带来的高成本，占用较多面积等问题。
[0096]通过说明和附图，给出了【具体实施方式】的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
[0097]对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
【主权项】
1.一种数据时序的均衡方法，其特征在于，应用于第一 FPGA模块向第二 FPGA模块进行写操作的过程中，所述均衡方法包括: 步骤SI，所述第一 FPGA模块发送一训练开始信号至所述第二 FPGA模块； 步骤S2，所述第一 FPGA模块发送时钟信号和与所述时钟信号关联的数据信号至所述第二 FPGA模块的数据时序均衡模块； 步骤S3，所述数据时序均衡模块根据所述时钟信号和所述数据信号，得到一接收调整时间； 步骤S4，所述第二 FPGA模块发送一训练结束信号至所述第一 FPGA模块； 步骤S5，所述第一FPGA模块与所述第二FPGA模块建立通信连接，以使所述第二FPGA模块根据所述接收调整时间调整所述数据信号或所述始终信号的接收时序后，所述时钟信号和所述数据信号的时序一致。2.根据权利要求1所述的数据时序的均衡方法，其特征在于，所述步骤S3具体包括: 步骤S31，所述数据时序均衡模块将所述时钟信号的上升沿确定为采样点； 步骤S32，确定与所述采样点对应的所述数据信号的周期的第一个信号跳变点； 步骤S33，根据所述第一个信号跳变点确定与所述第一个信号跳变点同一周期内的所述数据信号的第二个信号跳变点； 步骤S34，根据所述第一个信号跳变点与所述第二个信号跳变点之间的中心点和所述采样点之间的时间差获得所述接收调整时间。3.根据权利要求1所述的数据时序的均衡方法，其特征在于，所述步骤S3具体包括: 步骤S301，所述数据时序均衡模块将所述时钟信号的上升沿确定为采样点； 步骤S302，确定与所述采样点对应的所述数据信号的周期的第一个信号跳变点； 步骤S303，对所述数据信号增加延时，确定与所述第一个信号跳变点同一周期内的所述数据信号的稳定点； 步骤S304，根据所述稳定点确定与所述第一个信号跳变点同一周期内的所述数据信号的第二个信号跳变点； 步骤S305，根据所述稳定点与所述第二个信号跳变点之间的中心点和所述采样点之间的时间差获得所述接收调整时间。4.根据权利要求2或3任一所述的数据时序的均衡方法，其特征在于，对所述数据信号增加延时，确定与所述第一个信号跳变点同一周期内的所述数据信号的第二个信号跳变点。5.根据权利要求4所述的数据时序的均衡方法，其特征在于，增加延时时，每次增加所述时钟信号周期的1/N，N为正整数;或者 增加延时时，每次增加所述时钟信号周期的1/N，N=2。6.根据权利要求2或3任一所述的数据时序的均衡方法，其特征在于，对所述数据信号减少延时，根据所述第一个信号跳变点与所述第二个信号跳变点之间的中心点和所述采样点之间的时序差获得所述接收调整时间。7.根据权利要求6所述的数据时序的均衡方法，其特征在于，减少延时时，每次减少所述时钟信号周期的1/N，N为正整数;或者 减少延时时，每次减少所述时钟信号周期的I /N，N=2。8.一种数据时序的均衡系统，其特征在于，包括: 第一FPGA模块(I)，输出时钟信号(CLK)和数据信号(DATA); 第二FPGA模块(2)，包括连接所述第一FPGA模块(I)的第一缓冲器(21)、连接所述第一FPGA模块(I)的第二缓冲器(22)和分别与所述第一缓冲器(21)、所述第二缓冲器(22)连接的数据时序均衡模块(3)，所述数据时序均衡模块(3)用以对所述数据时序均衡模块(3)根据所述时钟信号(CLK)和所述数据信号(DATA)，得到一接收调整时间，以使所述第二FPGA模块(2)根据所述接收调整时间调整所述数据信号(DATA)或所述时钟信号(CLK)的接收时序后，所述时钟信号和所述数据信号的时序一致。9.根据权利要求8所述的数据时序的均衡系统，其特征在于，所述第一FPGA模块(I)包括: 第一收发模块，用以产生并发送一训练开始信号(Training); 所述第二 FPGA模块(2)包括: 第二收发模块，用以接收所述训练开始信号，发送一训练停止信号(Training_out)至所述第一 FPGA模块(I)。10.根据权利要求8所述的数据时序的均衡系统，其特征在于，还包括: 倍频器(4)，分别与所述第二缓冲器(22)、所述数据时序均衡模块(3)连接，用以根据所述时钟信号(CLK)产生延时步长;或者。 所述数据时序均衡模块包括控制单元(31)，所述控制单元(31)用以产生延时信号；或者 所述数据时序均衡模块包括: 均衡单元(32); 控制单元(31); 所述均衡单元(32)与所述控制单元(31)连接，用以根据所述延时信号对所述数据信号(DATA)进行增加延时以及减少延时，以对所述数据信号(DATA)的时序进行调整，得到所述接收调整时间。
【文档编号】G06F13/28GK105912487SQ201610213951
【公开日】2016年8月31日
【申请日】2016年4月7日
【发明人】王亦鸾
【申请人】上海斐讯数据通信技术有限公司