处理设备以及相关控制方法
【专利摘要】本发明提供一种处理设备以及相关控制方法。该处理设备包含：存储器单元阵列，通过第一开关耦接到第一电源轨，接收第一电压水平；逻辑电路，通过第二开关耦接到第二电源轨，接收第二电压水平，其中该第二电压水平不同于该第一电压水平；电源开关，耦接到至少该第二电源轨，被使能来均衡供应到该存储器单元阵列与该逻辑电路的电压。本发明提供的处理设备以及相关控制方法能够均衡供应到存储器单元阵列与逻辑电路的电压。
【专利说明】
处理设备以及相关控制方法
技术领域
[0001] 本发明的实施例有关于一种处理器中的电源管理。
【背景技术】
[0002] 现代处理器包含逻辑电路与存储器单元阵列。在运作中，供给处理器的电压可以 动态改变来适应负荷需要。举例来说，处理器可根据动态电压频率缩放(Dynamic Voltage Frequency Scaling，DVFS)，来达到电源节约。可是，存储器单元阵列对电压变化比对逻辑 门电路更敏感。随着晶体管阈值电压变化增加，存储器单元阵列会遇到更多故障。
[0003] -种双电源轨的架构将存储器单元电压与逻辑电路电压分开。这样的分开允许存 储器具有在一个安全电压范围内具有额定静态噪声裕度(nominal static noise margin) 的稳定电压。逻辑电路电压可因动态电源的节约而大幅降低。当使用双电源轨时，处理器设 计者有能力既大幅减少逻辑门电路中的电源供应，又能维持电压存储器单元阵列的安全电 压。
[0004] 为了保证存储器单元阵列的正常运行，一个运行条件是存储器单元阵列的电压 (>*?)不能低于逻辑电路(>1_。)的电压。换句话说，运行条件是 :￥*?》￥1_。。在高电压操作 中，Vlcigl。可遭受不可忽略的电压纹波(ripple)，使得很难符合运行要求。
【发明内容】
[0005] 因此，本发明为了解决双电源轨与单电源轨的技术问题，特提出一种新的处理设 备及相关控制方法。
[0006] 本申请一方面提供一种处理设备，包含:存储器单元阵列，通过第一开关耦接到第 一电源轨，接收第一电压水平;逻辑电路，通过第二开关耦接到第二电源轨，接收第二电压 水平，其中第二电压水平不同于第一电压水平；电源开关，耦接到至少第二电源轨，被使能 来均衡供应到存储器单元阵列与逻辑电路的电压。
[0007] 本申请另一方面提供一种处理设备的控制方法，该处理设备包含存储器单元阵列 与逻辑电路，该控制方法包含:禁用电源开关，让该存储器单元阵列接收由第一电源轨供应 的第一电压水平，并让逻辑电路接收由第二电源轨供应的第二电压水平，其中第一电压水 平不同于第二电压水平；以及使能电源开关，以均衡供应到存储器单元阵列与逻辑电路的 电压。
[0008] 本申请的新的处理设备及相关控制方法能够均衡供应到存储器单元阵列与逻辑 电路的电压。
[0009] 本发明的这些及其他的目的对于本领域的技术人员来说，在阅读了下述优选实施 例的详细说明以后是很容易理解和明白的，所述优选实施例通过多幅图予以揭示。
【附图说明】
[0010] 图1显示根据本发明第一实施例的包含双轨电源均衡器的处理设备的结构示意 图。
[0011] 图2显示根据本发明第二实施例的包含双轨电源均衡器的处理设备的结构示意 图。
[0012] 图3显示根据本发明一实施例的双轨电源均衡器的流程图。
[0013] 图4A显示根据本发明一实施例的在双轨模式中的存储器单元电压与逻辑电压的 示意图。
[0014] 图4B显示根据本发明一实施例的在单轨模式中的存储器单元电压与逻辑电压的 示意图。
[0015] 图5显示根据本发明一实施例的计算系统的示意图。
【具体实施方式】
[0016] 本说明书及权利要求书使用了某些词语代指特定的组件。本领域的技术人员可理 解的是，制造商可能使用不同的名称代指同一组件。本文件不通过名字的差别，而通过功能 的差别来区分组件。在以下的说明书和权利要求书中，词语"包括"是开放式的，因此其应理 解为"包括，但不限于..."。
[0017] 本发明的实施例提供一种系统及方法，用于在一个包含双电轨的逻辑电路中均衡 由存储器单元阵列与逻辑电路接收的电压。处理设备的实施例包含但不限于，中央处理器 (CPU)，核心，图像处理器(GPU)，数字处理器(DSP)等等。在一个实施例中，处理设备可以是 移动计算及/或通信设备的一部分(例如，智能机，平板电脑，笔记本电脑，等等）。在另一实 施例中，处理设备可以是云计算系统的一部分。存储器单元阵列的一个实施例是快取存储 器(cache memory)，例如同步RAM(SRAM)或其他易失性或非易失性处理器上存储器。逻辑电 路可以是算术逻辑单元(Arithmetic Logic Unit，ALU)中的逻辑门电路，或者是在周边电 路控制器中，或者是存储器单元阵列中的I/O控制器，或者处理设备的其他部分电路中。
[0018] -般来说，逻辑电路的电压(Vlogic)会波动，特别是在高电压水平下，而存储器单 元阵列的电压(Vmem)保持在恒定或接近恒定水平。为了满足VmemSVlogic的操作要求，处 理设备可选择在双轨模式操作或单轨模式操作。在一个实施例中，当Vlogic的操作电压水 平高于或等于一个预定阈值时，处理设备操作存储器单元阵列与逻辑电路运行于单轨模式 中。当Vlogic小于预定阈值时，处理设备操作存储器单元阵列与逻辑电路于双轨模式。在双 轨模式下，存储器单元阵列从第一电源轨（即存储器电源轨)接收V??(也被称作存储器电压 或第一电压），逻辑电路从第二电源轨（即逻辑电源轨)接收V lcigl。(也被称作逻辑电压或第二 电压）。在单轨模式中，存储器单元阵列与逻辑电路都接收同一电压。一般来说，逻辑电源轨 能够比存储器电源轨供应更高水平的电压。因此，在一个实施例中（例如图2中所示的第二 实施例），单轨模式下同样的电压％。 81。是从逻辑电源轨供应的。
[0019] 图1与图2显示如何用一个电源开关来实现在双轨模式与单轨模式的选择性切换。
[0020] 图1显示根据第一实施例的处理设备100包含存储器单元阵列110与逻辑电路120。 存储器单元阵列110通过第一开关115耦接到存储器电源轨113,逻辑电路120通过第二开关 125耦接到逻辑电源轨123。第一开关115与第二开关125可为半导体基础的开关，例如金属 氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistors， M0SFET)，场效应晶体管(field-effect transistors，FET)，或其他任何类型的开关。如图1 所示的实施例中，第一开关115与第二开关125都是P-沟道FET，PFET)开关，它们的源极端都 连接到各自的电源轨。处理设备100也包含一个电源开关150,其也可以是PFET开关或其他 类型的开关。在本实施例中，电源开关150连接到第一开关115与第二开关125的源极端。也 就是说，电源开关150通过电源开关150连接逻辑电源轨123至存储器电源轨113。当电源开 关150开启时，其能均衡由存储器单元阵列110与逻辑电路120接收的电压。
[0021] 在一个实施例中，电源开关150是由信号DREQ_B控制的PFET开关，该信号是DREQ的 反信号。电源开关150在DREQ使能（即DREQ_B为低)时开启。也就是说，处理设备100在DREQ使 能时工作在单轨模式。另一方面，电源开关150在DREQ禁用（即DREQ_B为高）时关闭。也就是 说，处理设备100在DREQ使能时工作在双轨模式。
[0022]在一实施例中，第一开关115与第二开关125还耦接到睡眠信号及/或关电信号。为 了简单解释，这里的"睡眠信号"用来表示任何关闭给存储器单元阵列110与逻辑电路210的 电源的控制信号。当睡眠信号使能时，第一开关115与第二开关125都关闭。另外，DREQ禁用 来关闭电源开关150。当睡眠信号被禁用时，第一开关115与第二开关125都开启，DREQ控制 电源开关150的开启/关闭。下面的表1列出了睡眠信号与DREQ的不同组合，以及由存储器单 元阵列11〇与逻辑电路210接收的结果电压。在表1中，VeqiVlogi。。
[0024] 表1.第一实施例
[0025]图2显示根据第二实施例的处理设备200,其也包含存储器单元阵列110与逻辑电 路120。与图1的第一实施例类似，存储器单元阵列110通过第一开关115连接到存储器电源 轨113,逻辑电路120通过第二开关125连接到逻辑电源轨123。与第一实施例不同，第二实施 例中的存储器单元阵列110也通过电源开关150耦接到逻辑电源轨123。当睡眠信号被禁用， 电源开关150与第一开关115由互补信号控制；例如分别是01^( >)_13与01^(>)。在一个实施例中， 第一开关115,第二开关125以及电源开关150是P型开关，例如是PFET。因此，当DREQ使能（即 DREQ为高且DREQ_B为低)时，电源开关150开启，关闭第一开关115,导致存储器单元阵列110 耦接到逻辑电源轨123。也就是说，当DREQ被使能时，存储器单元阵列110与逻辑电路120从 逻辑电源轨123接收同一电压，处理设备200在单轨模式下操作。当DREQ被禁用（即DREQ为 低，DREQ_B为高)时，电源开关150关闭而第一开关115开启，导致存储器单元阵列110耦接到 存储器电源轨113。也就是说，处理设备100在DREQ被禁用时操作在双轨模式下。
[0026] 在一个实施例中，第一开关115,第二开关125及电源开关150也连接到睡眠信号。 当睡眠信号被使能时，所有的三个开关(第一开关115,第二开关125及电源开关150)都被关 闭。下方的表1I列出睡眠信号与DREQ的各种组合，以及存储器单元阵列110与逻辑电路210 接收的结果电压。
[0028] 表1I.第二实施例
[0029]在另外一个实施例中，睡眠信号与DREQ的值可以储存在寄存器中。处理设备100或 200可读取寄存器值并对应设置开关。
[0030] 图3是根据本发明一实施例的双轨电源均衡方法300的流程图。双轨电源均衡可通 过控制电源开关来达到，例如如图1或图2中的电源开关150。电源开关可被禁用，以让存储 器单元阵列来接收由第一电源轨供应的第一电压水平，并让逻辑电路来接收由第二电源轨 供应的第二电压水平(步骤310)。第一电压水平与第二电压水平不同；例如，第一电压水平 可以是Vmem而第二电压水平可以是Vlogic，在图1与图2中已有相关描述。电源开关可以被 使能来均衡供应到存储器单元阵列与逻辑电路的电压(步骤320)。步骤310与320可以用任 何顺序来执行。
[0031] 在一个实施例中，方法300可以由电源控制单元来执行，其可产生例如DREQ或 DREQ_B的控制信号，或者更新储存DREQ或寄存器。电源控制单元可以在处理设备 100或200的之内或之外。在一实施例中，电源控制单元可基于Vickie当前操作的电压水平是 否超过一个预定阈值电压来使能或禁用DREQ或DREQ_B。
[0032] 图4A是根据本发明一实施例的双轨模式的电压水平示意图。平虚线代表Vme3m而曲 线代表Vlcigl。。在本图中，V lcigl。在一个低电压区域工作(低于预定阈值的电压）。即便Vlcigl。有 波动，其仍然如操作要求V M>Vlcigl。处于V??下方。图4B是根据本发明一实施例的单轨模式 的电压水平的示意图。在本示意图中，V lcigl。在高电压区域电压(高于预定阈值电压)工作。为 了满足操作要求，。的电压水平被平均化;也就是说，V??与Vic> gi。之间的差异是零 或接近于零。平均化后的电压的波动通常在一定的容错度内且不会导致任何错误。在此处 的单轨模式下，设置开关来从％。 81。获取电源。这是因为Vlcigl。水平一般在双轨模式下更高。 因此，Vlcigl。上的供应电压更能处理多余的负载。
[0033]图5是根据一实施例的计算系统500的结构示意图。计算系统500包含一个或多个 处理器510(也被称作中央处理器，CPU)，且每个处理器包含一个或多个核心511。计算系统 500可以是移动设备或电脑主机的一部分。处理器510可以形成一个或多个集群(cluster)。 在一个实施例中，每个核心511包含图1的处理设备100或图2的处理设备200。处理设备100 或200可以是核心511本身，在核心511内的快取存储器(包含存储器单元阵列与相关控制逻 辑电路），或是其他逻辑电路及存储器组件。
[0034] 处理器510可通过互联520存取系统存储器530(例如动态随机存取存储器，DRAM)。 计算系统500更包含网络界面550,用于存取网络560。计算系统500也可包含周边设备，例如 显示，摄像或者调制解调器，等等或者其他未在图5中的设备。
[0035] 在一个实施例中，计算系统500还包含电源控制单元540,来侦测Vlogic的操作电 压以及控制双轨模式与单轨模式之间的切换。电源控制单元540可另外在每个核心511之 内，或在核心511之外，但在每个处理器510之内，或者在计算系统500中的任何位置。在另一 实施例中，计算系统500也可包含一个或多个GPU，DSP或其他类型的处理器，其可包含图1的 处理设备100或图2的处理设备200,来执行图3中所述的双轨电源均衡器的操作。处理设备 100或200根电源控制单元540的指示执行如图3所述的双轨电源均衡操作。
[0036] 图3流程图的操作已经根据图1，2及5进行说明。可是，需要注意的是，图3的流程图 的操作可以与图1，2及5中描述的不同的本发明实施例来执行。而图1，2及5中的实施例可以 执行不同于图3中所描述的操作。既然图3的流程图显示本发明特定实施例所执行的特点顺 序的操作，这样的顺序应被理解为一种范例(例如其他实施例中可以不同顺序来执行，或者 合并某些操作，或者重叠某些操作等等）。
[0037] 总结来说，本发明公开了一种处理设备，包含存储器单元阵列，逻辑电路以及电源 开关。存储器单元阵列通过第一开关耦接到第一电源轨来接收第一电压水平。逻辑电路通 过第二开关耦接到第二电源轨来接收第二电压水平，其中第二电压水平不同于第一电压水 平。电源开关耦接到至少第二电源轨并用来被使能，以均衡供应到存储器单元阵列与逻辑 电路的电压。
[0038]本发明还公开一种控制包含存储器单元阵列与逻辑电路的处理设备内的电源开 关的方法。该方法包含:禁用电源开关，让存储器单元阵列接收由第一电源轨供应的第一电 压水平，并让逻辑电路接收由第二电源轨供应的第二电压水平，其中第一电压水平不同于 第二电压水平;使能电源开关来均衡供应到存储器单元阵列与逻辑电路的电压。
[0039]本领域的技术人员将注意到，在获得本发明的指导之后，可对所述装置和方法进 行大量的修改和变换。相应地，上述公开内容应该理解为，仅通过所附加的权利要求的界限 来限定。
【主权项】
1. 一种处理设备，包含： 存储器单元阵列，通过第一开关耦接到第一电源轨，接收第一电压水平； 逻辑电路，通过第二开关耦接到第二电源轨，接收第二电压水平，其中该第二电压水平 不同于该第一电压水平；以及 电源开关，耦接到至少该第二电源轨，被使能来均衡供应到该存储器单元阵列与该逻 辑电路的电压。2. 如权利要求1所述的处理设备，其特征在于，该电源开关具有耦接到该第一电源轨的 第一端，以及耦接到该第二电源轨的第二端，该电源开关被使能来均衡该第一电压水平与 该第二电压水平。3. 如权利要求1所述的处理设备，其特征在于，该电源开关具有耦接到该存储器单元阵 列的第一端，以及耦接到该第二电源轨的第二端，该电源开关被使能来供应该第二电压水 平给该存储器单元阵列与该逻辑电路。4. 如权利要求3所述的处理设备，其特征在于，当该电源开关被禁用时，该第一开关被 使能，以供应该第一电压水平给该存储器单元阵列。5. 如权利要求1所述的处理设备，其特征在于，当该第二电压水平低于阈值时，该电源 开关被禁用，该存储器单元阵列与该逻辑电路操作于两个不同电压水平。6. 如权利要求5所述的处理设备，其特征在于，当该第二电压水平超过该阈值，该电源 开关被使能，该存储器单元阵列与该逻辑电路操作于该均衡的电压水平。7. 如权利要求1所述的处理设备，其特征在于，该电源开关由控制信号被开启或关闭。8. 如权利要求1所述的处理设备，其特征在于，该电源开关根据储存在指定寄存器内的 值来被开启或关闭。9. 如权利要求1所述的处理设备，其特征在于，该存储器单元阵列包含快取存储器的至 少一部分。10. 如权利要求1所述的处理设备，其特征在于，该电源开关是P类型场效应晶体管。11. 一种处理设备的控制方法，该处理设备包含存储器单元阵列与逻辑电路，该方法包 含： 禁用电源开关，让该存储器单元阵列接收由第一电源轨供应的第一电压水平，并让该 逻辑电路接收由第二电源轨供应的第二电压水平，其中该第一电压水平不同于该第二电压 水平；以及 使能该电源开关，以均衡供应到该存储器单元阵列与该逻辑电路的电压。12. 如权利要求11所述的处理设备的控制方法，其特征在于，更包含： 当该第二电压水平低于阈值时，禁用该电源开关。13. 如权利要求11所述的处理设备的控制方法，其特征在于，更包含： 当该第二电压水平超过阈值时，使能该电源开关。14. 如权利要求11所述的处理设备的控制方法，其特征在于，该电源开关具有耦接到该 第一电源轨的第一端以及耦接到该第二电源轨的第二端。15. 如权利要求11所述的处理设备的控制方法，其特征在于，当该电源开关具有耦接到 该存储器单元阵列的第一端以及耦接到该第二电源轨的第二端，其中使能该电源开关的步 骤更包含： 供应该第二电压水平给该存储器单元阵列与该逻辑电路。16. 如权利要求11所述的处理设备的控制方法，其特征在于，更包含： 发送控制信号给该电源开关来使能或禁用该电源开关。17. 如权利要求11所述的处理设备的控制方法，其特征在于，更包含： 在指定寄存器内产生一值来使能或禁用该电源开关。
【文档编号】G06F1/26GK106095037SQ201610273048
【公开日】2016年11月9日
【申请日】2016年4月28日 公开号201610273048.9, CN 106095037 A, CN 106095037A, CN 201610273048, CN-A-106095037, CN106095037 A, CN106095037A, CN201610273048, CN201610273048.9
【发明人】休·汤玛斯·梅尔, 邱议德, 吴哲维, 杨李基, 王嘉维, 简丞星, 柯又铭
【申请人】联发科技股份有限公司