一种基于VME64 extension总线的P2接口的制作方法
【技术领域】
[0001 ] 本实用新型涉及总线接口，尤其涉及一种基于VME64 extension总线的P2接口。
【背景技术】
[0002] VME(VersaModule Eurocard)总线为一种应用广泛的的计算机总线，是一种开放 式架构，其结合了Motorola公司所提出的Versa总线电气标准以及欧洲所采用的Eurocard 标准的机械结构。
[0003] 通过VME总线，可在一个在紧密親合(closely coupled)的硬件构架中进行互连数 据交互、数据存储和连接外围控制器件。VME总线经过多年的改造升级，已经发展的非常完 善，采用其开发的产品遍及了工业控制、军用系统、航空航天、交通运输和医疗等领域。
[0004] 1997通过的新标准，提出VME64X扩展集，又被称为VME64 extension，一种典型的 VME64 extension总线底板，各类板卡挂接于VME64 extension总线底板之上，每块板卡拥 有2个￥]\^64 61丨6]18；[011160管脚连接器(按5行排列）与￥]\^64 61丨6118；[011总线进行连接，作 为通信接口，分别称为P1和P2,另外新增设了一个3.3V电源管脚。
[0005] VME64 extension总线P1接口数据传输遵循固定的VME总线通信协议:主设备、从 设备、中断模块和中断处理模块通过其进行两两交换数据。另外两个模块，总线时钟（bus timer)和JACK菊花链驱动器也通过数据传输总线参与数据处理工作。数据传输仲裁总线是 为确保在特定的时间内只有一个模块占用数据传输总线而设定的。工作在其上的请求模块 和仲裁模块将负载协调各模块发出的指令。仲裁模块处于背板的第一个插槽内，决定哪个 主设备将优先使用总线资源。具体的判定方法包括了优先权算法、round-robin算法和其他 排序算法。
[0006] VME64 extension总线P2接口是一个5排32列共160针的连接器，分为Z、A、B、C、D5 行，1-32共32列，总共160个针脚。除部分针脚位接地或电源脚，用户无法实用进行数据传 输。P2接口并无标准传输协议，用户可根据需要，进行自定义管脚，构成数据、寻址宽度不同 的自定义总线。多数挂接于VME总线上的板卡内VME接口连接的电平转换芯片可转换电平位 数为8位，然而在进行接口的排布与定义时，常常出现同类信号在传输过程中出现毛刺、延 时等问题。 【实用新型内容】
[0007] 本实用新型的发明目的是解决上述现有P2接口的局限性，提供一种减少了同类信 号在传输过程中出现的毛刺、延时问题，以及数据及地址信息发送更为稳定的基于VME64 extension总线的P2接口。
[0008] 本实用新型一种基于VME64 extension总线的P2接口，所述的VME64 extension总 线P2接口布置为5排，每排布置32列，共160个引脚接口，其中包括32位数据接口，10位地址 接口，4位错误信号端，1个采样时钟端，1个数据使能信号端，1个地址使能信号端。
[0009] 采用以上结构后，本实用新型与现有技术相比，具有以下优点：
[0010] 本实用新型一种基于VME64 extension总线的P2接口，将同类信号尽可能放置于 同一电平转换芯片，同时，同类信号到电平转换芯片距离尽可能一致，VME64 extension总 线P2接口可进行32位数据并行通信，寻址范围为10位，4位错误信号线可提供16种不同种类 错误信号，数据使能、地址使能线的采用使得数据及地址信息发送更为稳定，采样时钟信号 线进行采样时钟的传输，保证挂接于VME总线上的各块板卡能够同步运行。
[0011]作为改进，所述的VME64 extension总线P2接口的5排包括依次排列的第Z排、第A 排、第B排、第C排、第D排，所述的32列包括第1-32列。
[0012] 作为优选，所述的第A排的第10-13、15-22、24-27列，第(：排的第11-18、20-27列为 数据接口。
[0013] 作为优选，所述的第A排的第30、31列，第B排的第29、30列，第C排的第31、32列，第D 排的第27-30列为地址接口。
[0014] 作为优选，所述的第B排的第5-8列为错误信号端。
[0015] 作为优选，所述的第C排的第8列为采样时钟端。
[0016] 作为优选，所述的第C排的第30列为数据使能信号端。
[0017] 作为优选，所述的第C排的第29列为地址使能信号端。
【附图说明】
[0018] 图1是本实用新型的针脚定义电路图。
【具体实施方式】
[0019] 下面结合附图和具体实施例对本实用新型作进一步说明。
[0020] 本实用新型一种基于VME64 extension总线的P2接口，所述的VME64 extension总 线P2接口布置为5排，每排布置32列，共160个引脚接口，其中包括32位数据接口，10位地址 接口，4位错误信号端，1个采样时钟端，1个数据使能信号端，1个地址使能信号端。所述的 VME64 extension总线P2接口的5排包括依次排列的第Z排、第A排、第B排、第C排、第D排，所 述的32列包括第1-32列。所述的第A排的第10-13、15-22、24-27列，第(：排的第11-18、20-27 列为数据接□。所述的第A排的第30、31列，第B排的第29、30列，第C排的第31、32列，第0排的 第27-30列为地址接口。所述的第B排的第5-8列为错误信号端。所述的第C排的第8列为采样 时钟端。所述的第C排的第30列为数据使能信号端。所述的第C排的第29列为地址使能信号 端。
[0021] 如图1所示，是本实用新型一种基于VME64 extension总线的P2接口的针脚定义电 路图。
[0022]本实用新型的排列逻辑如表1所示，将32位数据接口用SD0-31表示，地址接口采用 SA0-9表示，错误信号端采用ERR0RN0-3表示，采样时钟线采用IFCLK表示，数据使能信号线 采用SDSN表示，地址使能信号线采用SASN表示。
[0023]
[002
[0025] 表1 VME64 extension总线P2接口接口针脚定义
[0026] 以上仅就本实用新型的最佳实施例作了说明，但不能理解为是对权利要求的限 制。本实用新型不仅限于以上实施例，凡在本实用新型独立权利要求的保护范围内所作的 各种变化均在本实用新型的保护范围内。
【主权项】
1. 一种基于VME64 extension总线的P2接口，所述的VME64 extension总线P2接口布置 为5排，每排布置32列，共160个引脚接口，其特征在于:其中包括32位数据接口，10位地址接 口，4位错误信号端，1个采样时钟端，1个数据使能信号端，1个地址使能信号端。2. 根据权利要求1所述的一种基于VME64 extension总线的P2接口，其特征在于:所述 的VME64 extension总线P2接口的5排包括依次排列的第Z排、第A排、第B排、第C排、第D排， 所述的32列包括第1-32列。3. 根据权利要求2所述的一种基于VME64 extension总线的P2接口，其特征在于:所述 的第A排的第10-13、15-22、24-27列，第C排的第11-18、20-27列为数据接口。4. 根据权利要求2所述的一种基于VME64 extension总线的P2接口，其特征在于:所述 的第A排的第30、31列，第B排的第29、30列，第C排的第31、32列，第0排的第27-30列为地址接 □ 〇5. 根据权利要求2所述的一种基于VME64 extension总线的P2接口，其特征在于:所述 的第B排的第5-8列为错误信号端。6. 根据权利要求2所述的一种基于VME64 extension总线的P2接口，其特征在于:所述 的第C排的第8列为采样时钟端。7. 根据权利要求2所述的一种基于VME64 extension总线的P2接口，其特征在于:所述 的第C排的第30列为数据使能信号端。8. 根据权利要求2所述的一种基于VME64 extension总线的P2接口，其特征在于:所述 的第C排的第29列为地址使能信号端。
【专利摘要】本实用新型一种基于VME64？extension总线的P2接口，所述的VME64？extension总线P2接口布置为5排，每排布置32列，共160个引脚接口，其中包括32位数据接口，10位地址接口，4位错误信号端，1个采样时钟端，1个数据使能信号端，1个地址使能信号端。本实用新型提供了一种减少了同类信号在传输过程中出现的毛刺、延时问题，以及数据及地址信息发送更为稳定的基于VME64？extension总线的P2接口。
【IPC分类】G06F13/38
【公开号】CN205263800
【申请号】CN201520898444
【发明人】周柔刚, 周才健
【申请人】杭州汇萃智能科技有限公司
【公开日】2016年5月25日
【申请日】2015年11月12日