专利名称：具有并口的网络税控器的制作方法
技术领域：
本实用新型属于税控设备技术领域，具体地说，是涉及一种可支持并口通信的网
络税控器。
背景技术：
网络税控器是目前的新兴产品，是一种监控POS系统打印发票信息数据的专用设 备。网络税控器不仅需要通过互联网络与分散在不同区域的P0S终端设备连接通信，以实 现网络税控器对各P0S终端设备的统一监控及数据采集和管理功能；而且还需要与本地的 某些输出设备相连接，比如打印机等，以实现数据的导出功能。为了方便网络税控器与打印 机等需要并口通信的本地设备连接通讯，在网络税控器上需要设计至少一路并行接口。目 前的标准并口一般都定义有25根引脚，通过网络税控器内部的主控芯片按照标准并口定 义生成并行数据，通过主控芯片传输至外部设备。为了实现主控芯片与并行接口的连接通 信，传统的电路设计都是需要采用具有并口的集成芯片作为主控芯片来设计系统电路，不 仅限制了系统电路设计的灵活性，而且增加了硬件成本。 基于此，如何利用任一主控芯片都具备的普通GPIO 口来实现并口通讯功能，以提 高系统电路设计的灵活性，是本实用新型所要解决的主要问题。
实用新型内容本实用新型的目的在于提供一种通过GPIO 口实现并口通信功能的网络税控器， 以摆脱在系统电路设计时对主控芯片类型选择上的限制，进而提高系统电路设计的灵活 性，降低硬件电路成本。 为了解决上述技术问题，本实用新型采用以下技术方案予以实现 —种具有并口的网络税控器，包括主控芯片和并口 ，所述主控芯片利用其多路
GPIO 口来传输标准并口定义所要求的数据信号和控制信号，进而通过逻辑驱动电路连接所
述的并口。 为了防止静电对系统电路产生干扰，优选在所述逻辑驱动电路的输出端与并口连 接线路上增设防静电电路。 为了进一步确保信号传输的可靠性，优选在所述逻辑驱动电路与并口的连接线路
上增设电平上拉电路，对通过逻辑驱动电路输出的高电平信号进行电位上拉。 进一步的，在所述电平上拉电路中包含有直流电源和上拉电阻，所述直流电源通
过上拉电阻连接在所述逻辑驱动电路与并口的连接线路中用于传输控制信号的连线上。 当在所述网络税控器上仅设置一路并口时，所述主控芯片利用其17路GPIO 口产
生一路并口所需的8位数据信号和9路控制信号，传输至并口的相应管脚。 其中，所述并口的接地管脚连接网络税控器中系统电路的地线。 当所述网络税控器需要配置两路并口时，所述主控芯片利用其另外l 7路GPI0口
产生另外一路并口所需的8位数据信号和9路控制信号，传输至所述另外一路并口的相应
3[0013] 又进一步的，所述另外一路并口的接地管脚连接网络税控器中系统电路的地线。 再进一步的，所述的两路并口集成在一个标准54针连接器中。 更进一步的，所述并口利用其6路管脚兼作为串行信号传输管脚对应连接主控芯 片中用于传输串行信号的6路GPI0 口。 与现有技术相比，本实用新型的优点和积极效果是本实用新型的网络税控器采 用主控芯片的GPIO 口来实现并口通信功能，从而摆脱了对主控芯片类型选择上的限制，方 便了技术人员的电路设计。技术人员可以采用不具备并口的集成芯片作为主控芯片来设计 系统电路，从而降低了网络税控器的硬件电路成本，提高了整机产品的市场竞争能力。 结合附图阅读本实用新型实施方式的详细描述后，本实用新型的其他特点和优点 将变得更加清楚。
图1是本实用新型所提出的网络税控器中并行通讯电路的一种实施例的结构示 意图； 图2是图1所示并行通讯电路的一种实施例的电路原理图。
具体实施方式
以下结合附图对本实用新型的具体实施方式
进行详细地描述。 本实用新型的网络税控器采用主控芯片的GPIO 口作为并行接口，产生并口通信
所需的数据信号和控制信号，经逻辑驱动电路进行信号放大处理后，传输至网络税控器的
并口，参见图l所示，比如标准的并口连接器件DB25，进而通过标准并口连接器件DB25与外
部支持并口通信的设备连接通讯。 下面通过一个具体的实施例来详细阐述所述并行通信电路的具体连接结构及其 工作原理。 实施例一，参见图2所示，本实施例的网络税控器设置有两路并口，并口物理层定 义与标准并口定义相同，并口的逻辑实现采用嵌入式主控芯片的普通GPIO 口控制实现标 准并口通讯。 由于目前的标准并口都设置有2 5根引脚，其管脚定义为1、选通端STR0BE ;2-9、 数据端PD0-PD7 ;10、确认端PRNACK ;11、系统忙BUSY ;12、缺纸PE ;13、选择SLCT ;14、自动 换行AUTO FEED ;15、错误ERROR ; 16、初始化PRINIT ;17、选择输入SLCT IN ;18-25、地线 GND。因此，对于每一路并口都需要占用主控芯片的17路GPI0 口来传输并行通讯所要求的 8位数据信号和9路控制信号。由于本实施例的网络税控器设置有两路并口，因此，需要占 用主控芯片的34路GPI0 口来传输两路并口所要求的数据信号和控制信号，如图2中的A 部分所示，上面17路GPIO 口传输其中一路并口所要求的8位数据信号和9路控制信号；下 面17路GPI0 口传输另外一路并口所要求的8位数据信号和9路控制信号。 所述主控芯片用于并行通讯的这34路GPIO 口与逻辑驱动电路相连接，通过逻辑 驱动电路对并行信号进行功率放大处理，进而与并口的相应管脚对应连接。在本实施例中， 所述的逻辑驱动电路可以采用逻辑放大芯片进行设计，也可以采用双向电平转换芯片进行设计，本实施例对此不进行具体限制。 所述逻辑驱动电路通过排阻RA16、RA18-RA21、RA23、RA24、RA26和电阻R310、R314 连接两路并口的相应管脚，如图2中的B部分和D部分。在本实施例中，所述的两路并口集 成在一个标准54针连接器C0N29中，通过所述连接器C0N29与外部的并行通信设备(比如 计算机或者打印机等)连接通讯。当然，也可以采用两个独立的标准25针并口连接器DB25 进行设计，本实施例并不仅限于以上举例。 为了提高并行信号在传输过程中的可靠性，避免弱信号在线路传输过程中被干扰 信号所湮灭，优选在逻辑驱动电路与并口的连接线路中增设电平上拉电路，以提高高电平 信号的幅值。在本实施例中，优选在传输控制信号的连线上增设电平上拉电路，如图2中的 B部分，通过电阻R2或排阻RA22、RA25连接直流电源+5VDC,将高电平控制信号的幅值上拉 到+5V。 为了避免静电干扰对系统电路造成影响，本实施例优选在并口连接器C0N29的数 据信号和控制信号的传输管脚上增设防静电电路，如图2中的C部分，可以具体采用多路防 静电芯片U41-U47进行设计，以消除静电干扰。 在本实施例的并口连接器C0N29中，两路并口的接地管脚18_25、43_50连接系统 电路的地线，如图2中D部分所示。 当然，本实施例仅以2路并口为例进行说明，对于仅需要配置一路并口的网络税 控器来说，可以仅选择主控芯片的17路GPIO 口来产生并口所需的8位数据信号和9路控 制信号经逻辑驱动电路、上拉电路和防静电电路连接所述的并口的相应管脚即可完成电路 设计。 在本实施例的并行通讯电路的基础上，还可以扩展出串口通信电路，如图2中的E 部分，可以采用主控芯片的6路GPI0 口产生一路串口通信所要求的6路信号DSR2、 CTS2、 RXD2、TXD2、RTS2、DTR2，或者采用主控芯片的12路GPIO 口产生两路串口通信所要求的12 路信号DSR2、 CTS2、 RXD2、 TXD2、 RTS2、 DTR2以及DSR3、 CTS3、 RXD3、 TXD3、 RTS3、 DTR3，连接 至并口连接器C0N29的相应管脚上，比如2-6、20以及2 7-31、45管脚，如图2中的D部分， 进而实现网络税控器与外部串行通信设备的连接通讯。 本实施例的网络税控器采用主控芯片的普通GPIO 口加上逻辑驱动电路直接实现 并口逻辑通讯功能，电路结构简单，信号通信的实时性好。 当然，以上所述仅是本实用新型的一种优选实施方式而已，应当指出的是，对于本 技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进 和润饰，这些改进和润饰也应视为本实用新型的保护范围。
权利要求一种具有并口的网络税控器，包括主控芯片和并口，其特征在于所述主控芯片利用其多路GPIO口来传输标准并口定义所要求的数据信号和控制信号，进而通过逻辑驱动电路连接所述的并口。
2. 根据权利要求1所述的具有并口的网络税控器，其特征在于在所述逻辑驱动电路与并口的连接线路上连接有防静电电路。
3. 根据权利要求2所述的具有并口的网络税控器，其特征在于在所述逻辑驱动电路与并口的连接线路上连接有电平上拉电路。
4. 根据权利要求3所述的具有并口的网络税控器，其特征在于在所述电平上拉电路中包含有直流电源和上拉电阻，所述直流电源通过上拉电阻连接在所述逻辑驱动电路与并口的连接线路中用于传输控制信号的连线上。
5. 根据权利要求1至4中任一项所述的具有并口的网络税控器，其特征在于所述主控芯片利用其17路GPIO 口产生一路并口所需的8位数据信号和9路控制信号，传输至并口的相应管脚。
6. 根据权利要求5所述的具有并口的网络税控器，其特征在于所述并口的接地管脚连接网络税控器中系统电路的地线。
7. 根据权利要求6所述的具有并口的网络税控器，其特征在于所述并口包括两路，所述主控芯片利用其另外17路GPI0 口产生另外一路并口所需的8位数据信号和9路控制信号，传输至所述另外一路并口的相应管脚。
8. 根据权利要求7所述的具有并口的网络税控器，其特征在于所述另外一路并口的接地管脚连接网络税控器中系统电路的地线。
9. 根据权利要求8所述的具有并口的网络税控器，其特征在于所述的两路并口集成在一个标准54针连接器中。
10. 根据权利要求5所述的具有并口的网络税控器，其特征在于所述并口利用其6路管脚兼作为串行信号传输管脚对应连接主控芯片中用于传输串行信号的6路GPI0 口。
专利摘要本实用新型公开了一种具有并口的网络税控器，包括主控芯片和并口，所述主控芯片利用其多路GPIO口来传输标准并口定义所要求的数据信号和控制信号，进而通过逻辑驱动电路连接所述的并口。本实用新型的网络税控器采用主控芯片的GPIO口来实现并口通信功能，从而摆脱了对主控芯片类型选择上的限制，方便了技术人员的电路设计。技术人员可以采用不具备并口的集成芯片作为主控芯片来设计系统电路，从而降低了网络税控器的硬件电路成本，提高了整机产品的市场竞争能力。
文档编号G07G1/14GK201532678SQ20092028223
公开日2010年7月21日 申请日期2009年11月25日 优先权日2009年11月25日
发明者刘文阳, 胡彦磊 申请人:青岛海信智能商用设备有限公司