专利名称：并口通信的网络税控器的制作方法
技术领域：
本实用新型属于税控设备技术领域，具体地说，是涉及一种可支持并口通信的网
络税控器。
背景技术：
网络税控器是目前的新兴产品，是一种用来监控POS系统打印发票信息数据的专 用设备。网络税控器不仅需要通过互联网络与分散在不同区域的P0S终端设备连接通信， 以实现网络税控器对各P0S终端设备的统一监控及数据采集和管理功能；而且还需要与本 地的某些输出设备相连接，比如打印机、计算机等，以实现数据的导出等功能。为了方便网 络税控器与打印机、计算机等需要并口通信的本地设备连接通讯，在网络税控器上需要设 计至少一路并行接口。目前的标准并口一般都定义有25根引脚，通过网络税控器内部的主 控芯片按照标准并口定义生成并行数据，通过主控芯片传输至外部设备。为了实现主控芯 片与并行接口的连接通信，传统的电路设计都是需要采用具有并口的集成芯片作为主控芯 片来设计系统电路，不仅限制了系统电路设计的灵活性，而且增加了硬件成本。 基于此，如何利用任何一种主控芯片都具备的普通GPIO 口来实现并口通讯功能， 以提高系统电路设计的灵活性，是本实用新型所要解决的主要问题。
实用新型内容本实用新型的目的在于提供一种通过可编程逻辑器件FPGA实现并口通信功能的 网络税控器，以摆脱在系统电路设计时对主控芯片类型选择上的限制，进而提高系统电路 设计的灵活性，降低硬件电路成本。 为了解决上述技术问题，本实用新型采用以下技术方案予以实现 —种并口通信的网络税控器，包括主控芯片和并口 ，在所述主控芯片与并口之间
连接有一 FPGA逻辑芯片；所述FPGA逻辑芯片一方面将主控芯片发送的数据转换为标准并
口定义所要求的数据信号和控制信号，传输至所述的并口 ，另一方面将通过并口接收到的
信号转换为主控芯片所支持的数据格式传输至所述的主控芯片。 进一步的，为了提高并行通讯信号传输的可靠性，所述FPGA逻辑芯片通过逻辑驱
动电路连接所述的并口 ，通过逻辑驱动电路对并行通讯信号进行放大处理。 又进一步的，所述主控芯片通过数据总线连接所述的FPGA逻辑芯片。 其中，在所述数据总线中包括数据信号线、地址信号线、读控制信号线、写控制信
号线、片选信号线和复位信号线，分别对应连接在主控芯片与FPGA逻辑芯片的相应GPIO口之间。 再进一步的，所述FPGA逻辑芯片通过其2路GPI0 口产生并输出发送数据空中断 信号和接收数据满中断信号，传输至主控芯片的2路GPI0 口，以通知主控芯片执行数据的 收发操作。 更进一步的，所述FPGA逻辑芯片为嵌入软核处理器的可编程逻辑芯片，利用其GPIO 口生成标准并口定义所要求的数据信号和控制信号。 为了防止静电对系统电路产生干扰，优选在所述逻辑驱动电路的输出端与并口连 接线路上增设防静电电路。 为了进一步确保信号传输的可靠性，优选在所述逻辑驱动电路与并口的连接线路 上增设电平上拉电路，对通过逻辑驱动电路输出的高电平信号进行电位上拉。优选将所述 电平上拉电路连接在所述逻辑驱动电路与并口的连接线路中用于传输控制信号的连线上。 优选的，在所述网络税控器上优选设置两路并口 ，所述FPGA逻辑芯片利用其34路 GPIO 口产生两路并口所需的2组8位数据信号和9路控制信号，传输至两路并口的相应管 其中，所述两路并口的接地管脚连接网络税控器中系统电路的地线。 与现有技术相比，本实用新型的优点和积极效果是本实用新型的网络税控器通
过FPGA逻辑芯片产生标准并口定义所要求的数据信号和控制信号，以实现网络税控器的
并口通信功能，从而摆脱了对主控芯片类型选择上的限制，技术人员可以采用不具备并行
接口的集成芯片作为主控芯片来设计系统电路，从而方便了技术人员的电路设计。 结合附图阅读本实用新型实施方式的详细描述后，本实用新型的其他特点和优点
将变得更加清楚。
图1是本实用新型所提出的网络税控器中并行通信电路的一种实施例的结构示 意图； 图2是图1所示并行通信电路中FPGA逻辑芯片外围电路的一种实施例的电路原 理图； 图3是图1所示并行通信电路中逻辑驱动电路的一种实施例的电路原理图； 图4是图l所示并行通信电路中并口电路的一种实施例的电路原理图。
具体实施方式
以下结合附图对本实用新型的具体实施方式
进行详细地描述。 本实用新型的网络税控器采用主控芯片与FPGA逻辑芯片相结合的方式来设计并 行通讯电路，产生并口通信所需的数据信号和控制信号，经逻辑驱动电路进行信号放大处 理后，传输至网络税控器的并口 ，参见图1所示，比如标准的并口连接器件DB25，进而通过 标准并口连接器件DB25与外部支持并口通信的设备(比如打印机、计算机等)连接通讯。 由于并口通讯所要求的数据信号和控制信号可以由FPGA逻辑芯片转换生成，因 此，摆脱了对主控芯片类型的限制，可以采用不具备并行接口的集成芯片作为主控芯片进 行系统电路的设计。在本实用新型中，优选采用数据总线来实现主控芯片与FPGA逻辑芯片 的连接通信。 在系统电路中设计逻辑驱动电路是为了对并行通讯信号进行功率放大，以避免弱 信号在线路传输过程中被干扰信号所湮灭，进而达到提高并行信号在传输过程中的可靠性 的设计目的。当然，对于可提供高驱动能力并行通讯信号的FPGA逻辑芯片来说，所述的逻 辑驱动电路也可以不用设置。[0026] 下面通过一个具体的实施例来详细阐述所述并行通信电路的具体连接结构及其 工作原理。 实施例一，参见图2 图4所示，本实施例的网络税控器设置有两路并口，并口物 理层定义与标准并口定义相同，并口的逻辑实现采用嵌入软核处理器的FPGA逻辑芯片实 现。在本实施例中，优选采用FPGA逻辑芯片的GPIO 口生成标准并口定义所要求的数据信 号和控制信号。 由于目前的标准并口都设置有2 5根引脚，其管脚定义为1、选通端STR0BE ;2-9、 数据端PD0-PD7 ;10、确认端PRNACK ;11、系统忙BUSY ;12、缺纸PE ;13、选择SLCT ;14、自动 换行AUTO FEED ;15、错误ERROR ;16、初始化PRINIT ;17、选择输入SLCT IN ;18-25、地线 GND。因此，对于每一路并口都需要占用FPGA逻辑芯片的17路GPI0 口来传输并行通讯所要 求的8位数据信号和9路控制信号。由于本实施例的网络税控器设置有两路并口 ，因此，需 要占用FPGA逻辑芯片的34路GPI0 口来传输两路并口所要求的数据信号和控制信号。如 图2所示，FPGA逻辑芯片Ul通过其定义为1/01和1/04的34路GPIO 口传输两路并口所 要求的2组8位数据信号和9路控制信号。 所述FPGA逻辑芯片U1用于并行通讯的这34路GPI0 口与逻辑驱动电路相连接，通 过逻辑驱动电路对并行信号进行功率放大处理，进而与并口的相应管脚对应连接。在本实 施例中，所述的逻辑驱动电路可以采用逻辑放大芯片进行设计，也可以采用如图3所示的 双向电平转换芯片U12、U14、U15、U17进行设计。其中，双向电平转换芯片U12、U17用来对 两组并行信号中的控制信号进行放大处理；双向电平转换芯片U14、U15用来对两组并行信 号中的数据信号进行放大处理。另夕卜，对于两组并行信号中的系统忙信号UMERROR、UPERROR 还可以采用由三极管Q11、Q12配合直流电源+5VD(^P +3. 3V组成的驱动电路进行信号放大 处理。本实施例对逻辑驱动电路的具体设计并不仅限于以上举例。 通过逻辑驱动电路放大输出的并行信号通过排阻RA16、 RA18-RA21、 RA23、 RA24、 RA26和电阻R310、 R314连接两路并口的相应管脚，如图4中的A部分。在本实施例中，所 述的两路并口集成在一个标准5 4针连接器C0N29中，通过所述连接器C0N29与外部的并 行通信设备(比如计算机或者打印机等)连接通讯，如图4中的C部分。当然，也可以采用 两个独立的标准25针并口连接器DB25进行设计，本实施例并不仅限于以上举例。 为了提高并行信号在传输过程中的可靠性，避免弱信号在线路传输过程中被干扰 信号所湮灭，优选在逻辑驱动电路与并口的连接线路中增设电平上拉电路，以提高高电平 信号的幅值。在本实施例中，优选在传输控制信号的连线上增设电平上拉电路，如图4中的 A部分，通过电阻R2或排阻RA22、RA25连接直流电源+5VDC,将高电平控制信号的幅值上拉 到+5V。 为了避免静电干扰对系统电路造成影响，本实施例优选在并口连接器C0N29的数 据信号和控制信号的传输管脚上增设防静电电路，如图4中的B部分，可以具体采用多路防 静电芯片U41-U47进行设计，以消除静电干扰。 在本实施例的并口连接器C0N29中，两路并口的接地管脚18_25、43_50连接系统 电路的地线，如图4中C部分，以保证并行信号的可靠通讯。 此外，本实施例的FPGA逻辑芯片U1通过数据总线与主控芯片连接通信，如图2 所示。在所述数据总线中包括l 6位数据信号线Xm0DATA0-Xm0DATA15、13位地址信号线Xm0ADDR0-Xm0ADDR12、1路片选信号线nCS_FBGA、 1路写控制信号线XmOWEn/nlOWR_CF、 1路 读控制信号线XmOOEn/nlORD_CF和1路复位信号线CORE_RST_N，分别对应连接在主控芯片 与FPGA逻辑芯片Ul的相应管脚之间，比如可以采用主控芯片与FPGA逻辑芯片Ul的GPIO 口来连接所述的数据总线，实现芯片之间的数据通信。FPGA逻辑芯片Ul通过其两路GPIO 口 (比如FBGA_I/033、 FBGA_I/034)作为中断信号输出口连接主控芯片的相应管脚(可以 是中断信号管脚，也可以是GPIO 口 )，一路产生并向主控芯片输出发送数据空中断信号，另 一路产生并向主控芯片输出接收数据满中断信号。当FPGA逻辑芯片Ul接收到来自并口的 数据时，通过中断信号通知主控芯片进行数据接收，并利用其内部的缓存器保存来自并口 的数据。当缓存器中保存的数据存满后，FPGA逻辑芯片U1向主控芯片发出接收数据满中断 信号，主控芯片通过数据总线读取接收到的数据。当缓存器中的数据发送完毕后，FPGA逻 辑芯片U1向主控芯片发出发送数据空中断信号，通知主控芯片停止接收数据，并继续接收 来自并口的数据。在主控芯片向并口发送数据时，主控芯片通过数据总线将要发送的数据 写入到FPGA逻辑芯片Ul的缓存器中，进而通过FPGA逻辑芯片Ul直接完成并口控制逻辑 功能。 当然，本实施例仅以2路并口为例进行说明，对于仅需要配置一路并口的网络税 控器来说，可以仅选择FPGA逻辑芯片U1的17路GPI0 口来产生并口所需的8位数据信号和 9路控制信号经逻辑驱动电路、上拉电路和防静电电路连接所述的并口的相应管脚，即可完 成电路设计。 本实施例的网络税控器采用主控芯片配合FPGA逻辑芯片的设计方式直接实现并 口逻辑通讯功能，电路结构简单，信号通讯的实时性好。 当然，以上所述仅是本实用新型的一种优选实施方式而已，应当指出的是，对于本 技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进 和润饰，这些改进和润饰也应视为本实用新型的保护范围。
权利要求一种并口通信的网络税控器，包括主控芯片和并口，其特征在于在所述主控芯片与并口之间连接有一FPGA逻辑芯片；所述FPGA逻辑芯片一方面将主控芯片发送的数据转换为标准并口定义所要求的数据信号和控制信号，传输至所述的并口，另一方面将通过并口接收到的信号转换为主控芯片所支持的数据格式传输至所述的主控芯片。
2. 根据权利要求1所述的并口通信的网络税控器，其特征在于所述FPGA逻辑芯片通 过逻辑驱动电路连接所述的并口 。
3. 根据权利要求1或2所述的并口通信的网络税控器，其特征在于所述主控芯片通过数据总线连接所述的FPGA逻辑芯片。
4. 根据权利要求3所述的并口通信的网络税控器，其特征在于在所述数据总线中包 括数据信号线、地址信号线、读控制信号线、写控制信号线、片选信号线和复位信号线，分别 对应连接在主控芯片与FPGA逻辑芯片的相应GPIO 口之间。
5. 根据权利要求4所述的并口通信的网络税控器，其特征在于所述FPGA逻辑芯片通 过其2路GPI0口产生并输出发送数据空中断信号和接收数据满中断信号，传输至主控芯片 的2路GPIO 口 。
6. 根据权利要求5所述的并口通信的网络税控器，其特征在于所述FPGA逻辑芯片为 嵌入软核处理器的可编程逻辑芯片，利用其GPIO 口生成标准并口定义所要求的数据信号 和控制信号连接所述的逻辑驱动电路。
7. 根据权利要求6所述的并口通信的网络税控器，其特征在于在所述逻辑驱动电路 与并口的连接线路上连接有防静电电路。
8. 根据权利要求7所述的并口通信的网络税控器，其特征在于在所述逻辑驱动电路 与并口的连接线路中，用于传输控制信号的连线上连接有电平上拉电路。
9. 根据权利要求8所述的并口通信的网络税控器，其特征在于所述并口包括两路，所 述FPGA逻辑芯片利用其34路GPIO 口产生两路并口所需的2组8位数据信号和9路控制 信号，传输至两路并口的相应管脚。
10. 根据权利要求9所述的并口通信的网络税控器，其特征在于所述两路并口的接地 管脚连接网络税控器中系统电路的地线。
专利摘要本实用新型公开了一种并口通信的网络税控器，包括主控芯片和并口，在所述主控芯片与并口之间连接有一FPGA逻辑芯片；所述FPGA逻辑芯片一方面将主控芯片发送的数据转换为标准并口定义所要求的数据信号和控制信号，传输至所述的并口，另一方面将通过并口接收到的信号转换为主控芯片所支持的数据格式传输至所述的主控芯片。本实用新型的网络税控器通过FPGA逻辑芯片产生标准并口定义所要求的数据信号和控制信号，以实现网络税控器的并口通信功能，从而摆脱了对主控芯片类型选择上的限制，技术人员可以采用不具备并行接口的集成芯片作为主控芯片来设计系统电路，从而方便了技术人员的电路设计。
文档编号G07G1/14GK201532679SQ20092028223
公开日2010年7月21日 申请日期2009年11月25日 优先权日2009年11月25日
发明者刘文阳 申请人:青岛海信智能商用设备有限公司