智能卡的改进的制作方法

专利名称：智能卡的改进的制作方法
技术领域：
本发明涉及产生一种能对微电路进行安全访问的鉴别码(Authentication code)的方法和电路。
本发明特别涉及智能卡领域，具体地说，涉及应用在智能卡领域的连线逻辑微电路。
就通常意义的“芯片卡”而言，IC卡主要分为两类一类是微处理器卡，另一类是所谓的智能卡(Smart Card)。与微处理器卡不同，智能卡仅采用连线逻辑微电路实现，它在使用的方便性、数据处理能力、编程，并且特别是在安全和防欺诈方面比微处理器微电路差得多。
作为补偿，连线逻辑微电路的优点是结构简单和价格低廉，因此，近年来这种智能卡在没必要有高度安全性的领域有了很大的发展。在电话卡这类预付费卡领域得以广泛应用。目前新的应用领域如电子购物(Electronic purses)和电子锁(特别是汽车电子锁)方面，智能卡在大量地使用。
从使用的安全性出发，为满足多种将来应用的要求，连线逻辑微电路有必要提供比目前水平更高的安全性，并且连线逻辑微电路有能力与采用改进的软件安全机制的微处理器电路竞争。
因而，本发明的主要目的是改进连线逻辑微电路的安全保护机制，时刻关注着生产成本在复杂的安全功能实现时的快速增长的问题。
作为回顾，

图1图示说明了传统智能卡微电路1的结构和工作原理。连线逻辑微电路1主要包括一个串行存储器2(即，逐位访问存储器)、一个鉴别电路3和一个时序逻辑电路4，该时序逻辑电路4借助来自插入IC卡的终端设备的时钟信号H控制着不同单元的功能。存储器2包括了以位的形式存放的卡NI的序列号(或微电路的标识号)和处理数据DA，例如这些数据可以是代表卡的货币值的数据或电话号码的脉冲数据。鉴别电路3具有用于接收的输入码CE的串行输入端3-1和用于产生鉴别码CA的串行输出端3-2。进而，微电路1提供与终端设备10连接端相连接的连接端，其中有数据通信使用的输入／输出I／O连接端，初始化微电路的复位RST端，输入时钟信号的连接端H和供电的电源VCC和地GND。存储器2的输出以及鉴别电路的输入3-1和输出端3-2连接到输入输出端I／O。数字化的数据以串行的方式传输，即逐位数据在时钟控制下同步传输，这种方式简化了电路的内部结构，使得不同单元之间只用一条线实现互连。
当卡插入到终端设备10时，出于安全原因，终端设备10会判断该卡是否可信或为欺骗。这样，鉴别电路3将按下文所述的方法对卡授权的有效性进行验证。首先要记得，通常是配置有由程序存储器12控制下的微处理器11的终端设备10知道智能卡安全机制的秘密。
第一步终端设备10产生一个随机二进制码ALEXT并作为输入码CE将它用于鉴别电路3。鉴别电路3将码ALEXT变换成鉴别码CA，它可以表示为CA=FKS(ALEXT)FKS为变换函数，即鉴别函数，它通过其密钥KS决定的电路3来实现。
第二步与第一步处理并行，终端设备根据已知的密钥KS和鉴别函数FKS(这些数据作为软件存放程序存储器12中)计算出码CA’，如下所示CA’=FKS(ALEXT)第三步终端设备将由IC卡产生的码CA和自己计算的码CA’进行比较。如果两个码不同，则这个卡不能鉴别有效而被终端设备拒绝。
实现鉴别的另外一个方法中，终端设备不知道密钥KS，但可以从卡的序列号NI和由另一个密钥KP决定的变换函数FKP求出密匙，如下所示KS=FKP(NI)在这种情况下，第一步处理前要有一个预处理步骤—终端设备10读出存储器2输出的序列号NI并用此推出KS。
最后，似乎防止欺诈的机制完全依靠由电路3实现的鉴别函数FKS决定，并且这个函数绝对不能被破译者破译。
因此，鉴别电路需要有如下的特点和优点才能达到最优—串行输入和串行输出，—有产生长的鉴别码的能力，在引入输入码CE后产生的鉴别码至少有16位之长，—非常高的安全性，即几乎不会被破译者发现鉴别电路的内部工作原理，—每个时钟脉冲产生一位鉴别码，—对两个非常相似只有一位不同(“只有一位不同的1”和“0”序列)的输入码CE应能产生出两个有很大差别的鉴别码CA。
对于本领域普通技术人员而言，并如图2所示，鉴别电路3是一个由时钟信号H定时的逻辑机6，在时钟信号H的同步下，输入形成输入码CE的一比特位序列，同样在时钟信号的同步下，并输出形成鉴别码CA的一比特位序列。在本专利申请中，术语“逻辑机”是指有如下特点的逻辑电路它在某一确定的时刻为一个内部逻辑状态，而在下一个时刻转变成为另一个内部逻辑状态，如此往复，也即这个逻辑电路从一个内部状态切换到另一个内部逻辑状态只依靠时钟信号输入而不用考虑有无输入码CE。逻辑机6的工作模式必须保密，这个工作模式一般基于密钥KS。输入码CE的输入改变了逻辑机的内部状态的变化顺序，从逻辑机中串行提取的鉴别码CA反应了逻辑机的内部状态变化顺序。
如果想在引入输入码CE后产生一个确定长度的串行码CA，例如16位的CA码，需要有拥有大量内部状态数和一系列大量不同内部状态组的自行处理逻辑机。例如，为了在引入一个输入码CE之后要能产生16位的鉴别码CA，需要有一逻辑机，它在其内部状态之间能完成约65500个不同的变化，以利用16位鉴别码所提供的全部可能性(一个16位码能产生约65500个值)。
现有技术，特别是法国专利FR-92-13913和FR-89-09734中，描述了用与图3所示逻辑机6同类的逻辑机实现的鉴别电路。这个逻辑机6包括保密存储器7，保密存储器7的并行输出通过缓冲寄存器8反馈到地址输入端ADR。保密存储器存放着代表密钥KS的一组二进制数M1，M2，…Mn。每个时钟脉冲上，从保密存储器中所读出数据的地址，一部分由前一个周期中读出的数据决定，一部分由输入码CE的输入位决定，这个输入码放在地址输入端ADR的一条输入线上。鉴别码CA从保密存储器7的输出中提取。
这种逻辑机的缺点是一旦引入了输入码CE，内部状态的变化仅决定于保密存储器7中所存的字(word)Mi。例如，一旦引入了输入码CE，如果要实现65000个状态变化，则就要采用一个存储器容量为65000个二进制字的保密存储器，由于成本的原因在实际中对其不必考虑。为了避免这些缺点，专利FR-92-13913中提出，在提取鉴别码CA之前，连续地输入几个输入码CE到逻辑机中。然而这个解决方法的缺点是必须利用好几个时钟脉冲才能获得仅仅一位鉴别码CA，这样就大大地降低了鉴别电路工作速度和延长了鉴别处理的时间。
因此，本发明的一个目的就是提供一种拥有上文提到的特征和优点的改进的鉴别电路。
本发明的另一个目的是提供一种保密存储逻辑机和一种保密存储鉴别电路，该鉴别电路可显示保密存储器中有限数量的字的大量内部状态。
本发明一个更具体的目的是提供一种逻辑机和一种鉴别电路，它能实现约65000个内部状态变化以便能产生至少为16位的鉴别码。
另外，本发明还有一个目的是提供一个易于生产和价格低廉的逻辑机和鉴别电路。
这些目的是通过产生鉴别码的方法实现的，该方法包括从含有大量二进制数的保密存储器中读出二进制字的周期，在每个周期上，保密存储器中读出的字的地址是从前一周期由存储器读出的数据经组合运算而得到的二进制数中产生的。
后面将要描述，用这个方法可以实现产生大量的不同内部状态和这些状态之间的变化的逻辑机，因为根据本发明，从一个内部状态变化到另一个内部状态，不仅依赖于从存储器中读出的字，还依赖于前一个时钟周期读出字的逻辑组合运算结果。
在本发明中，优选的逻辑组合运算是通过单向(One-way)逻辑组合函数而实现的。
根据一个实施例，这些逻辑组合运算具体方法是将从保密存储器读出的二进制数相加。
有利的是，对于地址生成字的第一个变换运算，该运算对地址生成字的至少一部分比特位进行逻辑组合运算。
有利的是，对于地址生成字的第二个变换运算，该运算在于，对地址生成字的至少一位与伪随机移位寄存器的至少一位进行逻辑组合运算。
有利的是，对于地址生成字的第三个变换运算，该运算在于，对地址生成字进行逻辑删除运算，以使删除后的地址生成字的比特位数与保密存储器地址输入端的数目相匹配。
根据一个可以从一输入码中产生一鉴别码的实施例，该方法分为两个阶段初始化阶段，在此阶段中，地址生成字的至少一位与每个存储器读周期的输入码的一位进行逻辑组合运算；同时还要有一个鉴别码生成阶段，在这个阶段中，在每个存储器读周期提取地址生成字中的一位生成一位鉴别码。
根据一个实施例，初始化阶段和产生鉴别码的阶段可以同时完成，鉴别码在输入输入码的同时产生。
根据一个实施例，初始化阶段和产生鉴别码的阶段也可以顺序完成，鉴别码生成阶段在初始化阶段中输入码的所有位已经输入后开始。
有利地，为了产生长的鉴别码，将输入码至少分为两个部分，然后输入码的第一个部分被输入，产生鉴别码的第一部分；输入码的第二部分被输入，产生鉴别码的第二部分。
本发明还涉及逻辑机，它由时钟信号定时并包括存储以时钟信号速率读出的一组二进制数据的保密存储器，其中存储器的输出加到逻辑电路的第一输入端，逻辑电路的输出又反馈输入到逻辑电路的第二输入端，这样逻辑电路就对它的两部份输入进行逻辑组合运算，以产生提供给存储器地址输入端的地址生成二进制字。
由此可见，由于采用了逻辑组合函数，逻辑电路允许逻辑机产生多得多的内部状态，在此意义上，逻辑机能够产生的内部逻辑状态的数目就比存储在存储器中的字的数目多得多。
根据一个实施例，地址生成字可以在逻辑电路的输出端被提取。
根据一个实施例，地址生成字也可以在在逻辑电路的输出端和第二输入端之间的输出缓冲电路的输出端被提取。
根据一个实施例，逻辑电路是加法器。
根据一个实施例，逻辑机包括减少地址生成字的比特位数的逻辑装置。
根据一个实施例，逻辑机包括将地址生成字的比特位组合在一起的逻辑装置。
根据一个实施例，逻辑机包括伪随机移位寄存器和将移位寄存器至少一位和地址生成字的至少一位组合在一起的逻辑装置。
本发明还涉及具有串行输入端和串行输出端的用于由输入码中产生鉴别码的鉴别电路，该鉴别电路包括根据本发明的逻辑机，以时钟速率将输入码逐位插入到逻辑机的逻辑装置和按时钟速率从逻辑机的输出中提取一位构成鉴别码的一位的装置。
有关本发明的这些和其它目的、特征和优点将在后面结合附图对本发明的方法，逻辑机和鉴别电路的说明部分得到说明，其中图1是上述传统微电路智能卡的方框图。
图2是前述传统智能卡的鉴别电路的实现电路图。
图3是前述的用现有方法实现的逻辑机的结构图。
图4表示本发明的逻辑机的方框图。
图5表示与图4不同的逻辑机的其它实施例。
图6表示另一种与图4不同的逻辑机实施例的方框图。
图7表示采用图6所示逻辑机的鉴别电路的更详细图。
如前所述，本发明的目的之一是提出一种能产生大量内部逻辑状态的逻辑机，而且这个逻辑机还要求简易，价格低廉。本文后面将在这个逻辑机的基础上建立一个改进的鉴别电路。
图4表示了本发明的逻辑机20。这个逻辑机20包括时钟信号H控制的保密存储器21(它不能被外部访问)和有两个并行输入端A，B和一个并行输出端C的逻辑电路22。逻辑机还包括时钟信号H控制下的缓冲寄存器23、混合逻辑电路24和逻辑删除电路25。存储器21存放构成逻辑机20密钥KS的一组二进制字，它的输出加到电路22的输入端A。电路22的输出C加到混合电路24的输入端，并通过缓冲寄存器23反馈到输入端B。混合电路24的输出加到删除电路25的输入端，而删除电路25的输出被反馈输入到存储器21的地址输入端ADR。混合电路24是一个可选的部分，它的功能是通过对电路22的输出端C进行逻辑组合处理而产生“干扰”效应，从而使逻辑机20的工作规律变得非常复杂而不会被破译。删除电路25的功能是删除由混合电路24产生的数据的比特位，删除比特位后的数据用来控制存储器21的地址输入ADR。电路22完成将A和B的输入在输出端C产生二进制字GA的逻辑组合功能FC，这个过程表示为GA=AFCB
在后面的叙述中，GA称为地址生成字。从图4中可以清楚的看到，加到存储器21的地址输入ADR的地址数值由字GA产生。
根据本发明，逻辑组合函数FC是一个单向(One way)函数。这意味着不能通过GA的值反向求出A和B的值的函数。(逐位异或计算就是”One way”函数的例子)。
当时钟脉冲H加到存储器21和缓冲寄存器23时，从保密存储器21中读出的一个字被加到电路22的输入端A。并联地，电路22的输出端C处的字被缓冲寄存器23的输出端拷贝，然后加到电路22的输入端B(本领域普通技术人员应注意在同步时钟脉冲H加到存储器21和加到缓冲寄存器23之间就是实现短时移位功能)。
可见，如果逻辑机20自复位到0后出现了n个时钟脉冲H，则电路22在第n个时钟脉冲Hn的输出为二进制字GA，利用这个GA将生成在下一个时钟脉冲Hn+1时读出的字的地址。这个字是对从第一个时钟脉冲后从存储器21中读出数据字M1，M2，M3，M4，……Mn进行逻辑组合运算的结果，字GA表示为GA=M1FcM2FcM3FcM4Fc… … …FcMn因此，利用本发明的逻辑组合运算，就可以从存储在存储器21中有限数目的字中产生出大量的不同地址生成字，这样就可以获得大量的可能的状态变化。
在一个优选实施例中，为了简单起见，电路22是一个八位加法器，它的进位输出CRY为空；同时，存储器21中存储的八个每个字为八位的二进制字。因而，加法器22的输出端C的字GA也是八位，表示为g0到g7，它是由从存储器21中读出的数据M1，M2，M3，M4，……．Mn进行模255加法所得到的结果组成。表示为GA=∑M1to Mn(modulo 255)在这种情况下，可以获得256个不同的地址生成字，这就可以从仅由八个八位字组成的密钥KS中产生256个不同的内部状态和256种状态变化可能性。
图5表示了根据本发明的逻辑机20的另一实施例20-1。根据该实施例，混合电路24的输入由缓冲寄存器23的输出馈入，缓冲寄存器23的输出同时加到电路22的输入端B。这时，地址生成字GA是前一个时钟周期读出的数据M1，M2，M3，M4，……Mn-1被模加器255模加所得的结果。表示为GA=∑M1to Mn-1(模加器255)前文提到的本发明的具体目的是提供一个逻辑机，在它的内部状态之间可以有约65000种可能的状态变化，它能利用16位码字的所有位。这个结果可以通过将前面提到的八位加法器替换为16位加法器而简单地实现(这样就可以生成地址生成字GA的65536个可能值)，同时保持保密存储器中还是存储八个八位数据。然而这个解决方案在工业化应用中没有价值，因为它要求额外的生产成本。所以，逻辑机的结构最好是限制在八位结构。
因此，本发明的增加逻辑机可能的状态变化的构思，就是在伪随机模式下使用移位寄存器进行工作，例如八位移位寄存器，并在地址生成字GA中插入伪随机移位寄存器生成序列的至少一位。这时，逻辑机的内部状态就增加到256×256，即约65000个可能的状态。这是因为伪随机移位寄存器的每一个内部状态可以与地址生成字GA的每个内部状态相组合。
图6表示了实施本发明第二方面的逻辑机30。同样画出了结合图4所述的方式安置的存储器21以及22，23，24，25。而且，这个逻辑机还包括一个移位寄存器26，它的长度为八位r0，r1，……r7，其定时信号为时钟信号H，并以伪随机工作模式排列。
寄存器26在如下情况采取伪随机工作模式当寄存器26中的至少一位r0---r7与地址生成字GA的至少一位逻辑组合在一起，在下一个时钟脉冲形成寄存器26的输入位。于是，在图6中的例子中，寄存器26中的三位r1，r4，r6在逻辑电路27中组合(可以组合更少或更多的位)。逻辑电路27的输出端产生一个通过逻辑电路28与地址产生字GA的三位相组合的位(同样可以组合更少或更多的位)。而电路28的输出端产生一个加到寄存器26输入端的位。
而且，为了伪随机移位寄存器的256个可能的内部状态与地址生成字GA的256个可能的内部状态相组合，并提供给逻辑机30约65000个可能的状态变化，伪随机移位寄存器26的至少一位必须与地址生成字GA的至少一位相组合。在图6的例子中，采用了将电路27产生的一位输出加到逻辑删除电路(图中25所示)，也即这一位代表了寄存器26的r1，r4，r6三位。
优选地，删除电路25，电路27和电路28是线性逻辑电路，即包括基于异或门的逻辑电路。
图7表示了使用了前面分析的逻辑机30的鉴别电路40的实施例。这个鉴别电路由串行输入码CE产生串行的鉴别码CA。构成逻辑机的有关部件标示在电路中，它们是包含由八个八位二进制字组成的保存密钥的保密存储器21、加法器22、缓冲寄存器23、电路24，25，27，28以及寄存器26。
混合电路24包括八个逻辑子电路24-0，24-1，24-3……24-7，由于地址生成字八位g0，g1，g2……g7的逻辑混合，致使这八个子电路产生八位g’0，g’1，g’2……g’7。每个子电路24-0至24-7包括诸如有两个输入端的或非门，其输出加到具有两个输入端的NAND门的一个输入端。第i个子电路24-I产生的每个第I位g’i表示成如下的逻辑形式(符号“／”代表逻辑非)g’i=／(giAND／(g’i+1OR gi-1))，最低位g’0表示为g’0=／(g0 AND／g1)而最高位g’7表示为g’7=／(g7 AND／g6)其中，输入码CE从电路27处引入，因此电路27在本例中是四输入异或门，一个输入是输入码CE，另三个输入是从伪随机移位寄存器中来的三位r1，r4，r6。
其输出馈入伪随机移位寄存器26的电路28可以是四输入异或门，它的三个输入是地址生成字GA经过混合电路24处理后得到的g’2，g’5，g’7三位，另一个输入来自于由异或门27产生的输出。
删除电路25包括诸如三个四输入异或门25-1，25-2，25-3，它们分别产生三个加到保密存储器21的地址输入端ADR的输出a0，a1，a2。门25-1在其输入端可以接收来自异或门27的输出和位g’0，g’1，g’2；门25-2是接收三个位g’2，g’3，g’4，g’5；最后门25-3是接收三个位g’4，g’5，g’6，g’7。
最后，鉴别码CA的位可以在位逻辑状态的循环方向，在输入码CE插入之处被提取，比如从加法器22的输出端被提取。例如可以将地址生成字CA的g2位提取出而作为鉴别码的一位。
于是，本发明提出了一种结构简单的鉴别电路，它能在仅仅16个时钟周期中提供16位鉴别码，并能由这个鉴别码提供65000个可能性。与现有技术中的相同，鉴别码CA可以表示为CA=FKS(CE)这里，变换函数FKS通过由密钥KS决定的鉴别电路实现，而这个密钥Ks由八个八位字构成。
通过阅读书面的说明书，本领域的普通技术人员可以清楚地知道本发明的鉴别电路可以有许多变化和实施例，尤其是，对位的不同组合有可能扰乱电路的工作或者将内部状态的数目加倍。然而，由于电路的性能依靠随机和统计参数，本领域的普通技术人员要注意只有对电路的设计进行仔细的考虑，所设计的电路才能达到期望的性能，设计中特别是要借助于常规的计算机仿真工具。
而且，根据本发明鉴别电路的工作性能，可以有两种电路的实现方法其一是输入码CE的输入和鉴别码CA的输出在时钟同步下同时进行；其二是在输入码CE全部输入后，再输出鉴别码CA。对于第二种方法，虽然两个输入码CE非常相似仅有一位不同，但可以产生区别很大的鉴别码，这样就提高了鉴别电路的性能。
最后，如果希望从32位的输入码CE产生32位的鉴别码CA，而鉴别电路又只能提供约65000个内部状态的变化(覆盖16位码代表的范围)，本发明中提出一个解决方法如下(1)将输入码CE分成两个16位长的码CE1和CE2。
(2)输入第一个16位码CE1(16个时钟脉冲)。
(3)产生第一个16位的鉴别码CA1(后续16个时钟周期)，然后，(4)输入码CE2(16个时钟脉冲)(5)产生第二个16位鉴别码CA2(后续16个时钟周期)最后所要求的鉴别码就是得到的码CA1和CA2级联。
虽然在本文的前面提到本发明的目的是对智能卡进行改进，但显而易见本发明提出的方法和设计的鉴别电路适合于大量的实际应用和广泛的采用连线逻辑微电路进行鉴别的任何产品，如无接触的电子标签(借助电磁场信号工作)，电子锁(有接触或无接触的)，个人身份识别的电子卡片等。
权利要求
1．产生鉴别码CA的方法，包括从一组二进制字组成的保密存储器(21)中读出二进制字(Mn)的周期，其特征在于在每个周期中从保密存储器(21)中读出的二进制字的地址从一二进制字(GA)中生成，所述的字代表前面周期里从存储器中读出的字(M1，M2，M3，M4，……Mn)逻辑组合运算(FC，∑)得到的结果。
2．根据权利要求1提出的方法，其特征在于所述的组合运算是借助于单向方式的逻辑组合函数。
3．根据权利要求1和2之一中提出的方法，其特征在于所述的逻辑组合运算还包括累加从保密存储器中读出的二进制字(M1，M2，M3，M4，……Mn)。
4．根据权利要求1到3之一中提出的方法，其特征在于它包括对所述地址生成字(GA)的第一个变换运算(g’0-g’7)，并包含逻辑组合该地址生成字(GA)的比特位(g0-g7)的至少一部分。
5．根据权利要求1到4之一中提出的方法，其特征在于它进一步包括对所述地址生成字(GA)第二个变换运算，并包含将地址生成字(GA)位(g’0，g’1，g’2)的至少一位与由伪随机移位寄存器(26)的至少一位(r1，r4，r6)进行逻辑组合运算。
6．根据权利要求1到5中提出的方法，其特征在于它进一步包括对地址生成字(GA)第三个变换运算，并包含将地址生成字(GA)位(g0-g7)的数量进行删减到与与保密存储器(21)的地址输入(a0，a1，a2)位数相匹配。
7．根据权利要求1到6之一中提出的从输入码(CE)产生鉴别码(CA)的方法。其特征是(1)在初始化阶段，存储器的每个读取周期内，地址生成字(GA)的至少一位(g’0，g’1，g’2)与输入码(CE)的一位进行逻辑组合运算。(2)在产生鉴别码的阶段，保密存储器的每个读周期内，提取地址生成字(GA)的一位(g2)，以形成鉴别码(CA)。
8．根据权利要求7中的方法，其特征在于初始化阶段和鉴别码产生阶段的同时完成，即在输入码CE的同时产生鉴别码CA。
9．根据权利要求7中的方法，其特征是另一种初始化阶段和鉴别码产生阶段依次完成，产生鉴别码阶段在初始化阶段所有的输入码CE输入完后开始。
10．根据在权利要求9中的方法，要产生长的鉴别码，输入码CE分为两个部分CE1和CE2，第一部分输入码CE1被输入后可以产生鉴别码(CA)的第一部分CA1，第二部分输入码CE2被输入后可以产生鉴别码(CA)的第二部分CA2。
11．由时钟信号(H)定时的逻辑机(20，20-1，30)，它包括以时钟速率读出的存储在保密存储器(21)的一组二进制数据。其特征是所述存储器(21)的输出被加到逻辑电路(22)的第一输入端A，所述逻辑电路(22)的输出端(C)反馈到电路(22)的第二输入端B，逻辑电路(22)进行其两个输入端A，B的组合运算(FC，“+”)，并产生加到保密存储器的地址输入端ADR第二第二地址生成二进制字(GA)。
12．根据权利要求11的逻辑机(20，30)，其特征在于所述的地址生成字(GA)是在所述逻辑电路(22)的输出处被提取的。
13．根据权利要求11的逻辑机(20-1)，其特征在于所述地址生成字(GA)是在位于逻辑电路(22)的输出(C)和第二个输入(B)之间的缓冲电路(23)的输出处被提取的。
14．根据权利要求11到13之一的逻辑机，其特征在于所述的逻辑电路(22)是加法器。
15．根据权利要求11到14之一的逻辑机，其特征在于它包括一用于减去地址生成字(GA)比特位(g0-g7)数(a0，a1，a2)的逻辑装置(25)。
16．根据权利要求11到15之一的逻辑机，其特征在于它包括一用于将地址生成字(GA)的比特位(g0-g7)组合到一起的逻辑装置(24)。
17．根据权利要求11到16之一的逻辑机，其特征在于它包括一伪随机移位寄存器(26)和用于将移位寄存器(26)的至少一位(r1，r4，r6)与地址生成字(GA)中的至少一位(g’0，g’1，g’2)进行组合的逻辑装置(25-1，27)。
18．具有串行输入和串行输出、用于从输入码(CE)中产生鉴别码(CA)的鉴别电路(40)，其特征在于它包括权利要求11到17的逻辑机(30)，逻辑装置(25-1，27)，用于使输入码(CE)按时钟速率逐位输入到逻辑机(30)，以及提取装置，用于以时钟速率从逻辑机(30)输出提取一位(g2)作为所述的鉴别码(CA)的一位。
全文摘要
用于产生鉴别码(CA),尤其是用于鉴别智能卡的方法和逻辑电路。该方法包括在将位字从包含大量位字保密存储器(21)中读出的步骤周期,并将在上一周期读出的字组合。该组合结果用作用于产生在下一周期被读出的字的地址的地址产生字(GA)。
文档编号G07F7/10GK1204412SQ96198928
公开日1999年1月6日 申请日期1996年10月1日 优先权日1995年10月9日
发明者J·科瓦斯基 申请人:内部技术公司