专利名称：高速信号通道及方法
技术领域：
本发明涉及存储器件，更特别地是涉及一种用于加速信号在存储器件的传送的电路及方法。
背景技术：
数字信号可以通过集成电路(例如存储器件)传送的速度，通常是限制集成电路工作速度的主要因素。随着对存储器件和其他集成电路的速度需求持续增长，提高信号可以通过集成电路中的导线传送的速度已经变得日益重要。数字信号可以通过信号线传送的速度随着所述信号线的电容和/或电阻的增加而减少。一般来说，信号线的电容和电阻都直接与其长度成比例。由于信号线的延迟与电容和电阻的乘积成比例，因此信号线的延迟与其长度的平方成比例。
集成电路的另一个需求是提高半导体零部件的密度。提高半导体零部件的密度必然会导致信号线的厚度以及信号线之间的间距二者的减少。然而，减少信号线的厚度增加了其电阻，而减少信号线之间的间距增加了其电容。如上所述，增加电容和增加电阻都会减少经信号线传送信号的速度。这一问题通常会由于随其厚度增加需要保持信号线的横截面的面积不变而加剧恶化，因此需要所述信号线长一些。然而较长的信号线会提供较大的表面积给相邻的线，这样进一步增加了信号线的电容。因此，较大的零部件密度和较快的工作速度在某种程度上是相互排斥的。
数字信号传送比较有问题的一个方面是存储器阵列中数据、地址和控制信号的耦合。存储器阵列必须非常密集以提供可接受的存储器容量，这样使得信号线非常细并且靠在一起。因此，高密度存储器阵列限制了数据、地址和控制信号可以经存储器阵列传送的速度。此外，传送延迟还会由于相邻线上的在相反方向上的转变的信号而增加。当在一个线上的信号从低转变到高时，在相邻线上的信号从高转变到低，例如，在信号线之间转变的电容耦合减慢了通过其各自的信号线的信号传送。最后，存储器阵列中信号线的长度相对较长，并且直到数据、地址和控制信号已传送到所述阵列中最远的距离为止，存储器操作才能完成。
可以认识到，数字信号一个边缘的传送速度可以通过经一个具有“偏移(skewed)”开关特性的反相器耦合信号来加速。设计一个偏移反相器以便其在一个电压电平下切换，该电压电平比其它逻辑电平更接近一个逻辑电平。参考
图1，反相器10由串联耦合在电源电压Vcc(其典型地大约是3伏)与地电位之间的PMOS晶体管12和NMOS晶体管14形成。当提供给晶体管12、14栅极的输入信号IN为低，即地电位时，PMOS晶体管12开启，而NMOS晶体管14关闭，从而产生一高电平，即Vcc电平，输出信号OUT。当输入信号为高电平，即Vcc电平时，PMOS晶体管12关闭，并且NMOS晶体管14开启，从而产生一低输出，即地电位输出。
在一个偏移反相器中，晶体管12、14中的一个不同于另一个而构成。例如，晶体管12、14的一个的通道可以以具有比另一个晶体管的通道宽或长的通道来构成，晶体管12、14的掺杂浓度可以不同，或者晶体管12、14的转换电压VT可以不同。在图1的反相器10的情况下，NMOS晶体管14具有一个比PMOS晶体管14的通道宽的通道。因此，NMOS晶体管14比具有相同栅极-源极电压VGS的PMOS晶体管12具有较小的电阻。反相器10的开关特性在图2中示出，使用等于3伏的电压电平VCC，尽管其它VCC电平也可以使用。当输入信号IN在其从地电平转变到3伏时处在1.5伏时，由于其增加的通道宽度，NMOS晶体管14具有比PMOS晶体管12低的电阻。因此，输出信号OUT已转换到地电位。在输入信号IN从低变为高之前，输出信号OUT从高变为低。因为输出信号OUT的下降沿发生在输入信号IN的上升沿之前，因此反相器10加速了输入信号IN。如果此现象对于IN信号的上升沿和下降沿都是这样，则仅通过串联耦合多个偏斜反相器就可以加速数字信号。不幸地是，情况并非如此。进一步参考图2，当输入信号IN在其从3伏转换到地电位时处在1.5伏时，NMOS晶体管14持续具有比PMOS晶体管12低的电阻。因此，输出电压OUT保持在地电位。这样输出信号OUT在输入信号IN已从高变到低之后很久才从低变到高。通过使PMOS晶体管12的通道宽度大于NMOS晶体管14的通道宽度，可以设计一反相器来加速输入信号IN的下降沿。然而，这样做会延迟输入信号IN的上升沿。因此，偏移反相器固有地仅在延迟数字信号的其他沿的代价下加速该数字信号的一个沿。因此很显然偏移反相器单独不能被用于加速集成电路例如存储器件中的数字信号。
发明内容
一种高速信号通道，包括朝向信号转换的第一极性偏移的第一多个反相器，它们与朝向信号转换的第二极性偏移的第二多个反相器交错。因此，在第一组中的每一个反相器加速从第一逻辑电平到第二逻辑电平的转换，在第二组中的每一个反相器加速从第二逻辑电平到第一逻辑电平的转换。优选地，一个通道门，响应具有第一值的控制信号，耦合一输入端到这些系列的第一反相器。一个预置电路预置所述反相器到一逻辑电平，以便加速由经反相器耦合数字信号产生的反相器的任何后续转变。可以使用一对高速信号通道来耦合数字信号和时钟信号到相应的输出端。通过设计用于数字信号的高速信号通道比用于时钟信号的高速信号通道具有大的偏移，则在一时间周期内数字信号将出现在其输出端，该时间周期包含时钟信号出现在其输出端的周期。因此，时钟信号可以被用于指定数字信号的数据有效周期。所述高速信号通道可以用在存储器件或其他集成电路中，并且使用一个或多个所述高速信号通道的存储器件可以被用在一计算机系统中。
附图的简要说明图1是一传统反相器电路的示意图。
图2是表示图1中现有的反相器电路的开关响应的时序图。
图3是根据本发明的一个实施例的高速信号传送电路的逻辑图。
图4是用于图3中高速信号传送电路的脉冲发生器的一个实施例的逻辑图。
图5是表示由图4中的脉冲发生器响应应用到该脉冲发生器的时钟信号而产生的脉冲时钟信号的时间图。
图6是表示在图3的高速信号传送电路中在时钟信号通道末端的脉冲时钟信号与在不同信号通道末端的地址/控制信号之间的时间关系的时间图。
图7是根据本发明的另一个实施例的高速信号传送电路的逻辑图。
图8是使用多个图3中的高速信号传送电路的存储器件的一个实施例的方框图。
图9是使用图8中的存储器件的一计算机系统的方框图。
本发明的详细说明图3示出了用于加速存储器件中数字信号传送的一高速信号传送电路20的一个实施例。电路20包括多个地址/控制信号通道22、24、26和时钟信号通道40。每一个地址/控制通道22、24、26由相应的缓冲器44通过相应的通道门46驱动。通道门46和时钟信号通道40直接由一个脉冲发生器电路50并通过反相器54驱动。所述脉冲发生器电路50在内部时钟信号CLK_INT的每一个上升沿都产生一个时钟脉冲CLKP。该CLKP信号还耦合到缓冲器44的时钟输入，以对来自缓冲器44的相应地址或控制信号进行计时。
图4示出了脉冲发生器50的一个实施例。所述脉冲发生器电路50包括缓冲器，其接收内部时钟信号CLK_INT并输出一个相应的CLKIN信号。该CLKIN信号被应用到通道门60、反相器62(其通过一传统的延时电路64接收该CLKIN信号)、以及一NAND门70。该NAND门70还通过一反相器66接收反相器62的输出。当CLKIN信号为低时，NAND门70的输出为高。在NAND门70的输出为高以及耦合到NAND门70输出的反相器72的输出为低时启用通道门60。因此，低CLKIN信号被耦合到脉冲发生器50的输出以产生一低CLKP信号。
当CLKIN信号转变为高时，其上升沿立即经启动的通道门60耦合，从而CLKP信号转变为高，这与CLKIN信号的上升沿一致。高CLKIN电平还耦合到NAND门70的输入。然而，对应于延时电路64的延迟，反相器66的输出在一段时间内保持为低，以便NAND门70的输出保持高以保持通道门60开启。在该延迟周期到期时，NAND门70的两个输入都为高，从而使得NAND门70输出为低，其使得通道门60禁用。此外，在NAND门70的输出为低时使得反相器72输出为高，从而接通NMOS晶体管78。然后NMOS晶体管78耦合CLKP信号到地。这样，在一时间周期内，在CLKIN信号的每个上升沿产生高CLKP脉冲，该时间周期由延时电路66的延迟确定，如图5所示。
CLKIN信号的下降沿使NAND门70输出为高，再次使通道门启用并使NMOS晶体管78截止。然后该CLKIN信号经通道门60耦合。然而，由于在NAND门70已输出为高之前，CLKIN信号才转变为低，CLKIN信号的从高到低的转变对于脉冲发生器50的输出没有任何影响。因此，来自脉冲发生器50的CLKP信号一直保持为低，直到另一个CLKP脉冲产生时、CLKIN信号的下一个上升沿，如上所述。
返回到图3，所有的信号通道22-26及40基本上彼此都是等同的，为了简洁，只说明信号通道22的结构和操作。信号通道22包括一系列电阻器90，其代表信号线的分布式寄生电阻和电容。与第二系列反相器96交错的第一系列反相器94都位于由电阻器90表示的信号线中若干个间隔开的位置。所有的反相器94、96都包括与图1所示的反相器10的配置相同的一PMOS晶体管(未示出)和一NMOS晶体管(未示出)。但是，在第一系列反相器94中的NMOS晶体管具有比反相器94中PMOS晶体管的沟道宽度大的沟道宽度。因此，反相器94加速应用到它们相应的输入的数字信号的上升沿并延迟下降沿。在第二系列反相器96中的PMOS晶体管具有比反相器96中NMOS晶体管的沟道宽度大的沟道宽度。因此，反相器96加速应用到它们相应输入的数字信号下降沿并延迟上升沿。
通过将反相器94设置在信号通道22前端，然后交错反相器94、96，信号通道22极大地加速了脉冲输入信号上升沿，并极大地延迟了脉冲输入信号的下降沿。脉冲发生器50输出的CLKP信号的上升沿被用于锁存耦合到传输门46的输入缓冲器44的输入信号。CLKP的高电平使传输门46能够传送锁存的输入信号到信号通道22的第一反相器94的输入。当CLKP信号转变为低时，传输门46被禁用，接通一信号通道复位装置98。这样，如果到缓冲器44的输入为高，同时CLKP转变为高时，在信号通道22的输入产生一高脉冲。如果缓冲器44的输入为低，同时CLKP信号变为高时，则信号通道22中第一反相器94的输入将在该时钟周期内保持为低。因此，只为高输入产生一高脉冲输入信号，并且缺省信号电平为低复位电平，该电平在CLKP信号高转变之前由复位装置98预先断言。
在缓冲器44的有效输入电平输出之前，通过经传输通道驱动一预定的缺省逻辑电平，允许缺省信号电平有更多的时间通过传输通道进行传送。于是，当CLKP变为高时，仅仅非缺省电平(这里为高电平)被要求具有通过传输通道的快速传送时间。唯一的需求是在下一CLKP通过传输通道40传送之前，复位低电平必须通过传输通道22传送，以便如果缓冲器44的输出不是逻辑高电平，传输通道22的输出将在下一CLKP周期内为低。通过使用CLKP信号的短脉冲经传输通道22传送高电平输入，然后在CLKIN高时间和CLK低时间的剩余期间复位所述通道，保证缺省低状态有足够的时间经传输线22传送。
在操作时，当CLKP信号为高以启用通道门46时，在反相器54的输出为低时关闭NMOS晶体管98，从而缓冲器44的输出可以被应用到信号通道22中的第一反相器94。然而，当CLKP信号为低以禁用通道门46时，反相器54的输出为高使晶体管98导通，从而晶体管98使信号通道22的第一反相器的输入接地。因此，给所有反相器94的输入都被预置为低逻辑电平，并且给所有反相器96的输入都被预置为高逻辑电平。预置反相器94、96到这些逻辑电平具有几个效果。第一，所有反相器96的输入都被设置到一逻辑电平，该电平使他们极性转换，该转换通过每个反相器94、96将被加速。更特别地，每个反相器94的输入被预置为低，以便如果来自缓冲器44的信号的逻辑电平使反相器94、96转换逻辑电平，它们的输入将从低切换到高，其是通过反相器94加速的转换。类似的，每个反相器96的输入被预置为高，以便如果来自缓冲器44的信号的逻辑电平使反相器94、96转换逻辑电平，它们的输入将从高切换到低，其是通过反相器96加速的转换。因此，NMOS晶体管98预置所有的反相器94、96到一个逻辑电平，从该电平，后继转换将被加速。
如上所述预置反相器94、96的另一个优点是，经信号通道22-26传送的信号没有一个具有以相反方向改变逻辑电平的相邻部分。如上所述，如果相邻信号正以相反方向转换则增加了信号的传送延迟。作为预置反相器94、96的输入的结果，信号通道22-26中只有某些将被切换。例如，如果通过缓冲器44应用到通道24的信号为高，信号通道24中的所有反相器94、96将被切换。如果通过各缓冲器44应用到通道22、26的对应信号为低，则信号通道22、26中没有任何反相器94、96将被切换。因此，将在一个通道中的信号转换与相邻通道中的相反信号转换之间将没有电容耦合。更具体地，一个从低转变为高的信号通道的一段将不会邻接从高为低转变的另一信号通道的一段，反之亦然。在最坏的情况下，在一个信号通道的一段中的转变将邻接不转变的另一信号通道的一段。在相邻段中缺少任何相反的转变进一步使通过信号通道22-26耦合信号的延迟最小。
由反相器94、96提供的加速幅度是用在信号通道22中的反相器94、96的数目的函数。如上所述，信号通道22的传送延迟与信号通道22的电容和电阻的乘积成比例，两者都直接与其长度成比例。通过将信号通道22分为几个部分并在每个部分之间插入反相器94、96，传送延迟将从信号通道长度的平方减少到信号通道各段的长度之和。结果是减少了从信号通道22-26开始到结束的传送延迟。通过加速脉冲信号的上升沿，并降低相同脉冲信号的下降沿，所述信号被有效地伸展。因此，传输路径22的输出或者为低而用于低输入，或者为高脉冲而用于高输入，但是，高脉冲输出比高脉冲输入宽。反相器94和96上的偏移越大，将被伸展的输出脉冲越多，并且将被加速的有效沿(此例中为高)越多。通过偏移地址、命令和数据线多于时钟线，可以设计对于高和低状态都有效的地址、命令和数据信号，以具有有效的脉冲宽度，它们都被加速更多并且比时钟信号伸展更多。
在下面将表示和说明的一个实施例中，信号通道22-26被用在存储器件中，该存储器件使用时钟信号来定义地址、数据或控制信号的数据有效窗口。在这些情况下，确保在时钟信号通道40的输出端的时钟负载信号在有效数据出现于信号通道22-26的输出端的时间内是非常重要的。如果时钟负载信号跨越有效数据出现于信号通道22-26的输出端的时间，由耦合到信号通道22-26的输出端的存储器电路(图3中未示出)可以记录伪数据(spurious data)。
如图6中所示，设计时钟信号通道40中的反相器94、96以便与其他信号通道22-26中的反相器94、96相比，它们具有较少的偏移。因此，时钟信号通道40延迟CLKP信号的前沿，其延迟程度大于其它信号通道22-26延迟经通道22-25耦合的各数字信号的前沿。然而，由于较少的偏移，时钟信号通道40延迟CLKP信号的后缘，其延迟程度少于其他信号通道22-26延迟经通道22-25耦合的各数字信号的后缘。以此方式通过适当地选择时钟信号通道40中反相器94、96的偏移，可以确保信号通道22-26的数字信号的有效周期跨越时钟负载信号。
根据本发明的另一个实施例的高速传送电路150的另一替换的实施例在图7中示出。以相同的布置，电路150包括图3中的高速信号传送电路20中使用的大多数相同的部件。电路150不同于电路20之处在于，用NAND门152替换图3中高速传送电路20中使用的通道门46和NMOS晶体管98。当脉冲发生器电路50的CLKP输出为低时，NAND门152保持反相器98的输入为低以执行由电路20中的晶体管98执行的相同功能。当脉冲发生器电路50的CLKP输出为高时，启用NAND门152作为一个反相器来执行由电路20中的第一反相器96执行的相同功能。因此，在电路20中使用的所述系列中第一反相器96是不需要的。尽管示出的高速传送电路150是以NAND门152实现的，应当理解，也可以使用其他电路，例如NOR门(未示出)，只要适当调整提供给该门的信号的极性。
图8中示出了存储器件100的一个实施例，存储器件100包括一个或多个高速信号传送电路20。该存储器件100是一个同步动态随机存取存储(SDRAM)器件，包括作为其中央存储元件的左组和右组存储器阵列11IA和111B。每一个存储器阵列111A和111B都包括多个以行和列排列的存储单元(未示出)。控制逻辑电路112控制与读或写访问阵列111A和111B中的存储单元有关的数据传送步骤。在一个实施例中，每个阵列111A和111B都具有512行×256列×32位布置的存储单元。存储器件110具有32位宽——意味着每个存储器地址(组合的组、行和列地址)对应于阵列111A和111B的一个中的一个相应的32位存储单元，并且处理器(图8中未示出)操作每个32位数据元素。然而，应当理解存储器件100可以具有各种其他的配置。
系统时钟(未示出)提供CLK信号给存储器件10的控制电路112。命令信号被提供给控制电路112并通过命令译码电路114译码。这些信号在现有技术中是公知的，并且包括信号诸如CKE(时钟使能)、CS(芯片选择)、WE(写使能)、RAS(行地址选通)和CAS(列地址选通)。各种命令信号的不同的组合构成不同的处理器命令。例如，CS低、WE高、RAS低和CAS高的组合可以表示一个ACTIVE(有效)命令。其他公知命令的例子包括READ(读)、WTRTE(写)、NOP(空操作)和PRECHARGE(预充电)。尽管处理器实际产生不同的命令信号，各组合信号由存储器件110记录和译码作为命令，但将这些命令认为是由处理器产生的是比较方便的。
对应于处理器产生的命令，控制逻辑电路112发送内部时钟CLK_INT信号以及控制线113上的各种控制信号给存储器件100的其它部分。这些控制信号可以不仅控制对阵列111A和111B中的存储单元的访问，而且可以控制各种其他功能，包括输入数据给存储器件100以及从其中输出数据。在其上发送控制信号的控制线113的长度可以相当长，并且它们彼此靠近并有一定间距。因此，高速信号传送电路20a可以被用于加速耦合控制信号给各种存储器部件，如图8所示。
存储器件100还配置在10位宽地址总线115上要被访问的存储位置的地址，包括由地址位BA指定的组地址和由地址位A0-A8指定的行或列地址。该地址被输入给地址寄存器116，其提供地址信息给控制电路112、行地址多路转换器117和列地址锁存和译码电路120。
响应由控制电路112提供的一个或多个控制信号，行地址多路转换器117多路转换行地址信息并将其提供给两个对应于要被访问的各自的存储器存储单元111a和111b的行地址锁存和译码电路118a和118b中的一个。响应由控制电路112提供的一个或多个控制信号，每个行锁存和译码电路118a和118b都采用由行地址多路转换器117提供的行地址并通过分别选择几行存取线122a和122b中的一个来激活在存储器阵列111a和111b中所选择的行存储单元(未示出)。再次，耦合行地址多路转换器117到行锁存和译码电路118a、b的线可以相当长并靠在一起，从而减少通过所述线耦合的地址信号的传送速度。因此，高速信号传送电路20b、c可以用于加速这些从行地址多路转换器117耦合到行锁存和译码电路118a、b的地址信号。
响应由控制电路112提供的一个或多个控制信号，列锁存和译码电路120采用由地址寄存器116提供的列地址并选择几个列地址线124a和124b中的一个，每个列地址线都分别通过两个I/O接口电路126a和126b中的一个耦合到存储器阵列111a和111b中的一个。响应由控制电路112提供的一个或多个控制信号，每个I/O接口电路126a和126b选择对应于在一个激活行中的列位置的32位存储单元。和从行地址多路转换器117到列锁存&译码电路的线一样，从地址寄存器116到列锁存&译码电路120的线可以较长和/或靠在一起。为此，列地址信号可以通过图3所示类型的高速信号传送电路20d从地址寄存器116发送到行锁存&译码电路120。
I/O接口电路126a和126b包括若干个读出放大器(未示出)，其确定和放大所选择的存储单元的逻辑状态，所述存储单元通过若干对互补(complimentary)的数字线(未示出)耦合到所述读出放大器。响应由控制电路112提供的一个或多个控制信号，I/O接口电路126a和126b还包括控制数据到32位数据输出寄存器128和来自数据输入寄存器130的数据的的I/O电路。通常包含在I/O接口电路126a中的是，从数字线读出放大器中接收数据并耦合该数据到数据输出寄存器128的DC读出放大器(未示出)。再有，来自DC读出放大器的信号通道可以较长并靠在一起，从而使得可以希望经另一高速信号传送电路20e耦合数据信号。响应由控制电路112提供的一个或多个控制信号，数据寄存器128和130被耦合到在DQ板DQ0-DQ31的32位宽数据总线31以传送输出数据Q0-Q31给处理器和来自处理器的输入数据D0-D31。然而，应当理解具有较大或较小数位的数据也可以替换耦合到或来自存储器件100。
所述存储器件110包括一刷新控制电路132，正如现有技术中公知的，其响应由控制电路112提供的一个或多个控制信号，为数据刷新目的启动有规律和周期性地激活阵列111a和111b中每一个行存储单元。响应由控制电路112提供的一个或多个控制信号，I/O接口电路A和B中的各个电路读出存储在刷新激活行的存储单元中的数据并重写对应于存储在每个存储单元中的数据的值。
尽管已经在存储器件100中特定位置说明了几种高速信号传送电路20a-e，应当理解的是，可以使用更多或更少数目的高速信号传送电路20。同时，这种高速信号传送电路20可以用在不同位置或不同类型的存储器件或其它数字电路中。
图9是使用图8中的存储器件100的计算机系统170的一个实施例。该计算机系统170包括用于实现诸如执行软件以完成需要的计算和任务的计算机功能的计算机电路172。正如所示的，电路172典型地包含一处理器(未示出)和存储器件100。一个或多个输入装置174，例如键盘或指示装置，通过总线175被耦合耦合到所述计算机电路72，并允许操作者(未示出)手动输入数据。一个或多个输出装置176通过总线175耦合到计算机电路172以提供操作者由电路产生的数据。输出装置176的实例包括打印机和视频显示装置。一个或多个数据存储装置178通过总线175耦合到计算机电路172以存储数据在外部存储介质(未示出)上或从外部存储介质中检索数据。存储装置178的实例和相关的存储介质包括接收硬盘和软盘的驱动器、磁带录音机以及光盘只读存储器(CD-ROM)读取器。
应当理解，虽然为了示意性的目的对本发明的实施例作了上述说明，但是在不背离本发明精神和范围的情况下可以对其进行各种修改。因此，本发明并不局限于此，而是由附加的权利要求限定。
权利要求
1.一种高速信号通道，包括第一组反相器，在第一组中的每一个反相器都朝向信号转换的第一极性偏移，以便第一组中的每一个反相器加速从第一逻辑电平到第二逻辑电平的转变；第二组反相器，在第二组中的每一个反相器都朝向信号转换的第二极性偏移，所述第二极性不同于所述第一极性，以便第二组中的每一个反相器加速从第二逻辑电平到第一逻辑电平的转变，在第一和第二组中的反相器相互串联耦合在输入节点和输出节点之间，以及第一组中的反相器与第二组中的反相器交错；以及耦合一输入端到该输入节点的逻辑电路，该逻辑电路响应具有第一值的第一控制信号耦合该输入端到该输入节点，并响应具有第一值的第二控制信号耦合所述反相器中的一个的输入到一参考电压，当所述第一控制信号具有不同于该第一值的值时，所述第二控制信号的该第一值出现，所述参考电压是对应于该逻辑电平的电压，所述反相器从该逻辑电平加速转变。
2.根据权利要求1所述的高速信号通道，其中第一控制信号和第二控制信号包括一公共控制信号，该公共控制信号具有第一逻辑电平以使通道门耦合输入端到输入节点，并具有第二逻辑电平以使开关耦合一反相器的输入到所述参考电压，所述第一逻辑电平不同于所述第二逻辑电平。
3.根据权利要求1所述的高速信号通道，进一步包括一脉冲发生器，其被构造以产生所述第一控制信号，该脉冲发生器响应一时钟信号的预定沿而产生第一控制信号的第一值，在一时间周期内产生所述第一控制信号的第一值，该时间周期基本上比时钟信号的周期短。
4.根据权利要求1所述的高速信号通道，进一步包括一脉冲发生器，其被构造以产生所述第二控制信号，每当该脉冲发生器不产生第二控制信号的第二值时，该脉冲发生器可操作以产生第二控制信号的第一值，第二控制信号的第二值响应一时钟信号的预定沿而产生，在一时间周期内产生第二控制信号的第二值，该时间周期基本上比时钟信号的一半周期短。
5.根据权利要求1所述的高速信号通道，其中所述逻辑电路包括一通道门，耦合一输入端到输入节点，该通道门响应具有第一值的第一控制信号而耦合该输入端至该输入节点；以及一开关，响应具有第一值的第二控制信号而耦合所述反相器之一的输入至一参考电压，当第一控制信号具有不同于第一值的值时，出现所述第二控制信号的第一值，所述参考电压是对应于逻辑电平的电压，所述反相器从该逻辑电平加速转变。
6.根据权利要求5所述的高速信号通道，其中所述开关被耦合到所述输入节点。
7.根据权利要求1所述的高速信号通道，其中所述第一控制信号和第二控制信号是相互互补的，并且其中所述逻辑电路包括一逻辑门，该逻辑门具有耦合到所述输入端的第一输入端、耦合以接收第一或第二控制信号的第二输入端、以及耦合至所述输入节点的输出端。
8.一种高速传送电路，包括一控制电路，被构造以交替产生控制信号的第一和第二值；第一高速数据通道，具有多个相互串联耦合在一输入节点和一输出节点之间的反相器，所述多个反相器朝向第一极性偏移并与多个朝向第二极性偏移的反相器交错，所述第二极性不同于所述第一极性，所述第一高速数据通道进一步包括一逻辑电路，该逻辑电路响应该控制信号的该第一值耦合一输入信号端到该输入节点，该第一高速数据通道还包括第一预置电路，该第一预置电路预置给反相器之一的输入到对应于一电压的一逻辑电平，反相器从该电压偏移以加速转变，该输入响应控制信号的第二值被预置；以及第二高速数据通道，具有多个相互串联耦合在一输入节点和一输出节点之间的反相器，所述多个反相器朝向第一极性偏移并与多个朝向第二极性偏移的反相器交错，该第二高速数据通道进一步包括第二逻辑电路，第二逻辑电路响应控制信号的第一值，耦合一脉冲发生器的输出至所述输入节点，该第二高速数据通道进一步包括第二预置电路，第二预置电路预置反相器之一的输入到对应一电压的一逻辑电平，反相器从该电压偏移以加速转变，响应控制信号的第二值对输入进行预置，在所述第二高速数据通道中的反相器共同地偏移，以便在一时间周期内应用到第一高速数据通道的输入信号端的信号被耦合到第一高速数据通道的输出节点，该时间周期包含应用到该第二高速数据通道的输入信号端的信号被耦合到第二高速数据通道的输出节点的时间周期。
9.根据权利要求8所述的高速传输电路，其中所述第一和第二预置电路每一个都包括一个相应的开关，所述开关响应控制信号的第二值耦合一反相器的输入到一参考电压，该参考电压是对应逻辑电平的一电压，反相器从该逻辑电平加速转变。
10.根据权利要求9所述的高速传输电路，其中每个开关被耦合到相应的高速数据通道的输入节点。
11.根据权利要求8所述的高速传输电路，其中所述逻辑电路包括一通道门。
12.根据权利要求8所述的高速传输电路，其中所述逻辑电路和预置电路包括一逻辑门。
13.根据权利要求8所述的高速传输电路，其中控制电路包括一脉冲发生器，其被构造响应一时钟信号的预定沿而在一时间周期内产生控制信号的第一值，该时间周期基本上比时钟信号的周期短，每当控制信号的第一值未被产生，所述脉冲发生器产生控制信号的第二值。
14.一种高速传送电路，包括第一系列交替偏移的反相器，耦合在一信号输入节点和一信号输出端之间；第二系列交替偏移的反相器，耦合在一时钟输入节点和一时钟输出端之间，在第二系列中的反相器偏移的方式，使得在耦合到第二系列反相器的时钟信号出现在时钟输出端之前和之后、耦合到第一系列反相器的信号出现在信号输出端；以及一预置电路，该预置电路预置第一和第二系列中的反相器到一逻辑电平，从该逻辑电平将加速转换。
15.根据权利要求14所述的高速传送电路，进一步包括第一通道门，耦合信号输入端到信号输入节点，该通道门响应具有第一值的控制信号而耦合信号输入端到信号输入节点；以及第二通道门，耦合时钟输入端到时钟输入节点，该第二通道门响应控制信号的第一值而耦合时钟输入端到时钟输入节点。
16.根据权利要求14所述的高速传送电路，其中所述预置电路包括第一开关，其响应控制信号的第二值而耦合第一系列中的一反相器的输入至一参考电压，该第二值不同于控制信号的第一值，该参考电压是对应于逻辑电平的电压，所述反相器从该逻辑电平加速转变；以及第二开关，其响应控制信号的第二值而耦合第二系列中的一反相器的输入至一参考电压，该参考电压是对应于逻辑电平的电压，所述反相器从该逻辑电平加速转变。
17.根据权利要求16所述的高速传送电路，其中所述第一开关耦合到信号输入节点，并且所述第二开关耦合到时钟输入节点。
18.根据权利要求14所述的高速传送电路，其中所述预置电路包括一逻辑门。
19.根据权利要求14所述的高速传送电路，进一步包括一控制电路，控制所述预置电路的操作，该控制电路产生一控制信号以使预置电路预置第一和第二系列中的反相器。
20.根据权利要求19所述的高速传送电路，其中所述控制电路包括一脉冲发生器，其被构造响应一时钟信号的预定沿而在一时间周期内产生控制信号，该时间周期基本上比时钟信号的一半周期短。
21.一种同步存储器件，包括一地址总线，适于接收地址信号；一控制总线，适于接收包括时钟信号的控制信号；一数据总线，适于接收和输出数据信号；至少一个存储单元阵列；一耦合在地址总线和存储单元阵列之间的地址译码器；一耦合在存储单元阵列和数据总线之间的数据通道；一控制电路，耦合控制总线、存储单元阵列、地址译码器和数据通道，该控制电路产生控制信号以与时钟信号同步控制该存储器件的操作；以及一高速信号通道，包含在该存储器件中，该高速信号通道包括第一组反相器，在第一组中的每一个反相器都朝向信号转换的第一极性偏移，以便第一组中的每一个反相器加速从第一逻辑电平到第二逻辑电平的转变。第二组反相器，在第二组中的每一个反相器都朝向信号转换的第二极性偏移，所述第二极性不同于第一极性，以便第二组中的每一个反相器加速从第二逻辑电平到第一逻辑电平的转变，在第一和第二组中的反相器相互串联耦合在一输入节点和一输出节点之间，第一组中的反相器与第二组中的反相器交错；以及耦合一输入端到该输入节点的逻辑电路，该逻辑电路响应具有第一值的第一控制信号耦合该输入端到该输入节点，并响应具有第一值的第二控制信号耦合一反相器的输入到一参考电压，当第一控制信号具有不同于第一值的值时，第二控制信号的第一值出现，所述参考电压是对应于一逻辑电平的电压，所述反相器从该逻辑电平加速转变。
22.根据权利要求21所述的同步存储器件，其中逻辑电路包括一通道门，耦合一输入端到该输入节点，该通道门响应一控制信号的第一值而耦合该输入端至该输入节点；以及一预置电路，用于预置一反相器的输入到对应于一个电压的逻辑电平，所述反相器从该电压偏移以加速转变，该预置电路响应该控制信号的第二值对输入进行预置。
23.根据权利要求22所述的同步存储器件，其中预置电路包括一开关，该开关响应该控制信号的第二值耦合一反相器的输入至一参考电压，所述参考电压是对应于一逻辑电平的电压，所述反相器从该逻辑电平加速转变。
24.根据权利要求23所述的同步存储器件，其中所述开关耦合到该输入节点。
25.根据权利要求21所述的同步存储器件，其中第一控制信号和第二控制信号是相互互补的，并且其中逻辑电平包括一逻辑门，该逻辑门具有耦合到所述输入端的第一输入端、被耦合以接收第一或第二控制信号的第二输入端，以及耦合至该输入节点的一个输出端。
26.根据权利要求21所述的同步存储器件，进一步包括一脉冲发生器，其被构造以产生控制信号，该脉冲发生器响应一时钟信号的预定沿而产生控制信号的第一值，在一时间周期内产生该控制信号的第一值，该时间周期基本上比时钟信号的一半周期短。
27.一种同步存储器件，包括一地址总线，适于接收地址信号；一控制总线，适于接收包括外部时钟信号的控制信号；一数据总线，适于接收和输出数据信号；至少一个存储单元阵列；一耦合在地址总线和存储单元阵列之间的地址译码器；一耦合在存储单元阵列和数据总线之间的数据通道；一控制电路，耦合控制总线、存储单元阵列、地址译码器和数据通道，该控制电路产生控制信号以与时钟信号同步控制该存储器件的操作；以及一高速信号通道，包含在该存储器件中，该高速信号通道包括第一系列交替偏移的反相器，耦合在信号输入节点和信号输出端之间；第二系列交替偏移的反相器，耦合在时钟输入节点和时钟输出端之间，在第二系列中的反相器偏移的方式，使得在由该外部时钟导出并耦合到第二系列反相器的时钟信号出现在时钟输出端之前和之后、耦合到第一系列反相器的信号出现在该信号输出端；以及一预置电路，预置第一和第二系列中的反相器到一逻辑电平，从该逻辑电平将加速一转换。
28.根据权利要求27所述的同步存储器件，进一步包括第一通道门，耦合一信号输入端到该信号输入节点，该通道门响应具有第一值的控制信号耦合信号输入端到信号输入节点；以及第二通道门，耦合一时钟输入端到该时钟输入节点，该通道门响应控制信号的第一值耦合时钟输入端到时钟输入节点。
29.根据权利要求28所述的同步存储器件，其中所述预置电路包括第一开关，其响应控制信号的第二值而耦合第一系列中的一反相器的输入至一参考电压，该第二值不同于控制信号的第一值，该参考电压是对应于一逻辑电平的电压，所述反相器从该逻辑电平加速转变；以及第二开关，其响应控制信号的第二值而耦合第二系列中的一反相器的输入至一参考电压，，该参考电压是对应于一逻辑电平的电压，所述反相器从该逻辑电平加速转变。
30.根据权利要求29所述的同步存储器件，其中所述第一开关耦合到信号输入节点，并且第二开关耦合到时钟输入节点。
31.根据权利要求27所述的同步存储器件，进一步包括一控制电路，控制所述预置电路的操作，该控制电路产生一控制信号以使预置电路预置第一和第二系列中的反相器。
32.根据权利要求31所述的同步存储器件，其中所述控制电路包括一脉冲发生器，其被构造响应内部时钟信号的预定沿而在一时间周期内产生控制信号，该时间周期基本上比内部时钟信号的一半周期短。
33.根据权利要求27所述的同步存储器件，其中所述预置电路包含一逻辑门。
34.一种计算机系统，包括一数据输入装置；一数据输出装置；一处理器，耦合所述数据输入和输出装置；以及一同步存储器件，包括一地址总线，适于接收地址信号；一控制总线，适于接收包括时钟信号的控制信号；一数据总线，适于接收和输出数据信号；至少一个存储单元阵列；一耦合在地址总线和存储单元阵列之间的地址译码器；一耦合在存储单元阵列和数据总线之间的数据通道；一控制电路，耦合控制总线、存储单元阵列、地址译码器和数据通道，该控制电路产生控制信号以与时钟信号同步控制该存储器件的操作；以及一高速信号通道，包含在该存储器件中，该高速信号通道包括第一组反相器，在第一组中的每一个反相器都朝向信号转换的第一极性偏移，以便第一组中的每一个反相器加速从第一逻辑电平到第二逻辑电平的转变；第二组反相器，在第二组中的每一个反相器都朝向信号转换的第二极性偏移，所述第二极性不同于第一极性，以便第二组中的每一个反相器加速从第二逻辑电平到第一逻辑电平的转变，在第一和第二组中的反相器相互串联耦合在一输入节点和一输出节点之间，所述第一组中的反相器与第二组中的反相器交错；以及耦合一输入端到该输入节点的逻辑电路，该逻辑电路响应具有第一值的第一控制信号而耦合该输入端到该输入节点，并响应具有第一值的第二控制信号耦合一反相器的输入到一参考电压，当第一控制信号具有不同于第一值的值时，所述第二控制信号的第一值出现，所述参考电压是对应于一逻辑电平的电压，所述反相器从该逻辑电平加速转变。
35.根据权利要求34所述的计算机系统，其中所述逻辑电路包括一通道门，耦合一输入端到该输入节点，该通道门响应一控制信号的第一值而耦合输入端至输入节点；以及一预置电路，用于预置一反相器的输入到对应于一电压的逻辑电平，所述反相器从该电压偏移以加速转变，所述预置电路响应该控制信号的第二值对输入进行预置。
36.根据权利要求35所述的计算机系统，其中所述预置电路包括一开关，该开关响应控制信号的第二值而耦合一反相器的输入至一参考电压，所述参考电压是对应于一逻辑电平的电压，所述反相器从该逻辑电平加速转变。
37.根据权利要求36所述的计算机系统，其中所述开关耦合到输入节点。
38.根据权利要求34所述的计算机系统，其中第一控制信号和第二控制信号是相互互补的，并且其中所述逻辑电路包括一逻辑门，该逻辑门具有耦合到所述输入端的第一输入端、被耦合以接收第一或第二控制信号的第二输入端，以及耦合至输入节点的一个输出端。
39.根据权利要求34所述的计算机系统，进一步包括一脉冲发生器，其被构造以产生控制信号，该脉冲发生器响应一时钟信号的预定沿而产生控制信号的第一值，在一时间周期内产生该控制信号的第一值，所述时间周期基本上比该时钟信号的一半周期短。
40.一种计算机系统，包括一数据输入装置；一数据输出装置；一处理器，耦合所述数据输入和输出装置；以及一同步存储器件，包括一适于接收地址信号的地址总线；一控制总线，适于接收包括外部时钟信号的控制信号；一适于接收和输出数据信号的数据总线；至少一个存储单元阵列；一耦合在地址总线和存储单元阵列之间的地址译码器；一耦合在存储单元阵列和数据总线之间的数据通道；一控制电路，耦合该控制总线、存储单元阵列、地址译码器和数据通道，该控制电路产生控制信号以与时钟信号同步控制该存储器件的操作；以及一高速信号通道，包含在该存储器件中，该高速信号通道包括第一系列交替偏移的反相器，耦合在一信号输入节点和一信号输出端之间；第二系列交替偏移的反相器，耦合在一时钟输入节点和一时钟输出端之间，在第二系列中的反相器偏移的方式，使得在由该外部时钟信号导出并耦合到第二系列反相器的时钟信号出现在该时钟输出端之前和之后、耦合到第一系列反相器的信号出现在该信号输出端；以及一预置电路，用于预置第一和第二系列中的反相器到一逻辑电平，从该逻辑电平将加速一转换。
41.根据权利要求40所述的计算机系统，进一步包括第一通道门，耦合一信号输入端到信号输入节点，该通道门响应具有第一值的控制信号而耦合信号输入端到信号输入节点；以及第二通道门，耦合一时钟输入端到该时钟输入节点，该第二通道门该响应控制信号的第一值而耦合该时钟输入端到该时钟输入节点。
42.根据权利要求41所述的计算机系统，其中所述预置电路包括第一开关，其响应控制信号的第二值而耦合第一系列中的一反相器的输入至一参考电压，该第二值不同于控制信号的第一值，该参考电压是对应于一逻辑电平的电压，所述反相器从该逻辑电平加速转变；以及第二开关，其响应于控制信号的第二值而耦合第二系列中的一反相器的输入至一参考电压，该参考电压是对应于一逻辑电平的电压，所述反相器从该逻辑电平加速转变。
43.根据权利要求42所述的计算机系统，其中所述第一开关耦合到信号输入节点，并且第二开关耦合到时钟输入节点。
44.根据权利要求40所述的计算机系统，进一步包括一控制电路，控制该预置电路的操作，该控制电路产生一控制信号以使预置电路预置该第一和第二系列中的反相器。
45.根据权利要求44所述的计算机系统，其中所述控制电路包括一脉冲发生器，其被构造在一时间周期内响应内部时钟信号的一预定沿而产生控制信号，该时间周期基本上比该内部时钟信号的一半周期短。
46.根据权利要求27所述的计算机系统，其中所述预置电路包含一逻辑门。
47.一种沿信号通道耦合数字信号的方法，包括将该通道中的第一系列电路元件设置在若干个间隔开的位置上，第一系列中的电路元件被构造以加速该数字信号的第一沿并延迟该数字信号的第二沿；将该通道中的第二系列电路元件放置在若干间隔开的位置上并位于第一系列中的电路元件中间，在第二系列中的电路元件被构造以加速数字信号的第二沿并延迟数字信号的第一沿；预置第一系列中的电路元件，使得如果这些元件转变，则它们通过数字信号的第一沿转变；预置第二系列中的电路元件，使得如果这些电路元件转变，则它们通过数字信号的第二沿转变；通过第一和第二系列中的电路元件耦合所述数字信号。
48.根据权利要求47所述的方法，进一步包括当电路元件被预置时，将所述第一和第二系列电路元件与一输入端隔离。
49.一种指定数字信号之有效性的方法，包括以加速数字信号的第一转变并延迟数字信号的第二转变之方式，通过第一系列反相器耦合数字信号；以加速时钟信号的第一转变并延迟时钟信号的第二转变之方式，通过第二系列反相器耦合数字信号，对被延迟及加速的程度小于该数字信号之转变的该时钟信号的转变分别进行加速及延迟；以及当时钟信号从第二系列反相器中输出时，指定在第一系列反相器的输出端上的数字信号为有效的。
50.根据权利要求49所述的方法，进一步包括预置第一和第二系列中的反相器到一个逻辑电平，这些反相器将在分别通过第一和第二系列反相器耦合数字信号和时钟信号之前，从该逻辑电平以一种加速方式转变。
全文摘要
一种高速数据通道(图3，22，24，26)，包括多个朝向一逻辑电平偏移的第一反相器(图3，96)，其与多个朝向第二逻辑电平偏移的第二反相器(图3，94)交错。因此，第一多个反相器加速数字信号的一个转变，第二多个反相器加速数字信号的相反转变。在应用所述数字信号到反相器之前，反相器被预置到一逻辑电平，这些反相器将从该逻辑电平以一种加速方式转变。因此，数字信号的转变以一种加速方式通过反相器耦合。第一高速数据通道(图3，40)被用于耦合时钟信号到时钟输出端。在第二高速数据通道中的反相器以比在第一高速数据通道中的反相器被共同偏移较少，以便数字信号出现于信号输出端的周期包含时钟信号出现于时钟输出端的周期。因此时钟输出端的时钟信号可以被用于提供数字信号的数据有效窗口。
文档编号G11C7/22GK1491416SQ02804556
公开日2004年4月21日 申请日期2002年2月4日 优先权日2001年2月5日
发明者格雷格·A·布洛杰特, 格雷格 A 布洛杰特 申请人:米克伦技术公司