磁扰降低的半导体存储装置的制作方法

专利名称：磁扰降低的半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置，具体涉及设有根据磁体的磁化方向存储信息的磁存储单元的磁性半导体存储装置。本发明特别涉及用以降低磁性半导体存储装置的数据写入时的磁扰的结构。
背景技术：
作为能以低功率且非易失地存储数据的存储装置，MRAM(Magnetic Random Access Memory磁随机存取存储器)正为人们所关注。这种MRAM利用由外加磁场使磁体内发生的磁化，在取消外部磁场后也留在磁体内的特性。就是说，将这种磁体的残留磁化的磁化方向，按照存储数据进行变更，从而存储数据。作为这种MRAM的存储单元的数据存储元件，已知的有巨大磁电阻元件(GiantMagneto-Resistance ElementGMR元件)、超大磁电阻元件(ColossalMagneto-Resistance ElementCMR元件)及隧道磁电阻元件(TunnelingMagneto-Resistance ElementTMR元件)等。
作为MRAM单元的数据存储部分的结构，将两个磁体层中间夹着绝缘膜层叠。将这两个磁体层中的一个磁体层的磁化方向作为参考磁化方向，按照存储数据变更另一方的磁体的磁化方向。磁电阻因这些磁体的磁化方向的一致/不一致而不同，经由该存储部分流入的电流也相应地不同。通过检测经由该存储部分的磁体层的流入电流来进行数据的读出。在进行数据写入时，通过电流产生的磁场按照存储数据设定数据存储用磁体层的磁化方向。
作为这种MRAM的一例结构，例如有先有技术文献1(日本专利申请特开2002-170375号公报)。
在先有技术文献1中，作为存储单元的数据存储元件，采用TMR元件。在先有技术文献1的TMR元件中，矫顽磁力较大的硬质层(hardlayer)和矫顽磁力较小的软质层(soft layer)中间夹着隧道绝缘膜而相向设置。根据这种硬质层的磁化方向，对数据“0”与“1”进行存储。
当数据写入时，在写入布线(写入字线)上按预定方向流过电流。软质层由流过该写入布线的电流产生的感应磁场决定其磁化方向。另一方面，硬质层在由流过写入布线的电流产生的感应磁场中，其磁化方向不发生变化。此时，硬质层所连接的位线上在对应于存储数据的方向上流过电流。硬质层的磁化方向由感应这种流过写入布线与位线的电流所产生的正交磁场的合成磁场决定，相应地数据被存储。
先有技术文献1的TMR元件的存储数据的读出分三阶段进行。首先，在写入布线上使电流沿一定的方向流过，将软质层的磁化方向设定至预定的方向。接着，经由存取晶体管，将该TMR元件与接地节点电连接。在这种状态下，位线上流过读出电流，并将从位线经由存储单元的TMR元件流入的电流所对应的电压，存储在读出放大器的第一读出节点上。TMR元件仅在硬质层和软质层的磁化方向一致时磁电阻变小，使较大的电流流过，另一方面，当硬质层和软质层的磁化方向不一致时磁电阻变大，使较小的电流流过。因此，首先在这第一阶段，在读出放大器的第一读出节点上存储关于硬质层的磁化方向与软质届的磁化方向是否一致的信息。
接着，在写入布线上使电流逆向流过，从而反转软质层的磁化方向。在这种状态下，再次将TMR元件与接地节点连接，将流入位线的电流(从位线经由TMR元件流入的电流)所对应的电压，存储在读出放大器的第二读出节点上。
然后，通过差动放大读出放大器的第一与第二读出节点的电压来把数据读出。就是说，由于按照硬质层的磁化方向与软质层的初始化磁化方向一致时和硬质层的磁化方向与软质层的初始化磁化方向不一致时流过位线的电流量不同，在读出放大器的第一与第二读出节点上，可存放不同电平的电压。通过差动放大第一与第二读出节点的电压来进行TMR元件的存储数据的读出。
之所以将软质层的磁化方向沿初始化方向设定，然后沿反方向设定，是因为对TMR元件进行数据写入时，在写入布线与位线上流入的电流的方向按照写入数据而不同，且其磁化方向也按照写入数据有可能不同，正确地进行数据读出时，以预定的固定方向设定软质层的磁化方向。
在上述先有技术文献1中，当数据读出时，为在读出节点上读出互补数据，反转软质层的磁化方向。在进行这种磁化反转时，流写入布线的电流反转。在位线上根据这种写入布线的电流反转产生感应噪声，且在读出放大器的读出节点的读出电压上噪声重叠时，将不能进行正确的读出操作。为了防止这种位线上的感应噪声导致的数据的误读出，在上述的先有技术文献1中，设有在进行软质层的磁化反转时防止感应噪声传到读出放大器的读出节点的对策。这种防止对策有在磁化反转位线时设定为浮动状态的，在读出放大器和位线之间连接阻抗，且降低感应噪声的，以及在进行磁化反转时与位线的接地节点连接，且将感应噪声向接地节点放电的等。
在该先有技术文献1中，考察当数据读出时，防止在进行软质层的磁化反转时的感应噪声对数据读出的产生影响。但是，数据写入时流过写入布线与位线的电流的感应磁场对相邻列或相邻行的存储单元的TMR元件的影响大致不予考虑。这是由于硬质层的磁化反转是只根据流过写入布线和位线的电流的感应磁场的合成磁场产生，而在位线或写入布线的一方的电流的感应磁场中，以不致发生硬质层的磁化反转为前提。
但是，在存储单元以高密度布置，且相邻存储单元的间隔较小时，流过写入布线与/或位线的电流的感应磁场对相邻存储单元也造成影响。这种漏磁场成为对非选择存储单元的磁噪声(磁场干涉；磁扰)。在位线与写入布线上，流入一定大小的电流，因此，根据这种磁噪声，发生相邻非选择存储单元的写入数据反转的状态。
并且，写入多个比特的数据时，同时选择相邻存储单元的场合，有必要向相邻位线供给写入电流。此时，写入数据在逻辑电平相反的场合，产生对选择位线逆向将电流供给的需要，根据磁场的相互干涉，不能将所需大小的磁场供给选择存储单元，产生不能正确地进行数据的写入的情况。
在上述的先有技术文献1中，关于对这种相邻存储单元的磁噪声导致的误写入问题与多个比特数据并行写入时的磁场干涉大致不予考虑。

发明内容
本发明的目的在于提供能降低数据写入时的磁噪声，即磁扰的半导体存储装置。
本发明的第一方面的半导体存储装置含有矩阵状排列的多个存储单元，对应各存储单元列布置的、各自连接对应列的存储单元的多个位线，以及对应各位线布置的、各自按照写入数据将电流供给对应的位线的多个位线驱动电路。各位线驱动电路含有在进行相邻列的选择时，按照对相邻列的写入数据向对应的位线供给第一电流的第一驱动电路，及在进行对应列的选择时，按照对该对应列的写入数据向对应的位线供给第二电流的第二驱动电路。
本发明的第二方面的半导体存储装置含有矩阵状排列的多个磁存储单元，对应这些多个磁存储单元的列布置的、分别连接对应列的存储单元的多个位线，以及多个位线驱动电路，该多个位线驱动电路含有，根据地址信号，从多个磁存储单元列并行选择预定数量的存储单元列的列选择电路，且对应于各位线布置，并根据来自写入数据和列选择电路的列选择信号，向对应的位线将电流供给。列选择电路选择预定数量的存储单元列，以便在预定数量的存储单元列之间各自至少布置一条位线。
在位线驱动电路中，进行相邻列的选择时按照对相邻列的写入数据，向对应的位线供给第一电流，从而在同时对一个或多个相邻列进行数据的写入时，也能抵消磁场干涉的使电流流过位线，并能正确地将数据写入。
并且，当写入多个比特的数据时，选择位线，使得至少有一条位线布置在中间，从而，不会因相邻列的位线的写入电流产生的磁场干涉，发生写入磁场强度的不良，且能够正确地对选择存储单元供给所需大小的磁场，并能正确地进行数据的写入。
本发明的上述以及其它的目的、特征、局面及优点，可从相关的附图能理解的本发明相关的、以下的详细说明，会更加清楚。


图1是本发明存储单元的等效电路的示意图。
图2是本发明存储单元的数据读出时的电流通路的示意图。
图3是本发明存储单元的数据写入时的感应磁场的示意图。
图4是本发明存储单元的磁特性的示意图。
图5是本发明实施例1的半导体存储装置的位线电流与感应磁场的示意图。
图6是本发明实施例1的漏磁场与抵消磁场的示意图。
图7是本发明半导体存储装置的整体结构的示意图。
图8是本发明实施例1的半导体存储装置的局部结构及其操作的示意图。
图9是图8所示的位线电流驱动器结构的一例示意图。
图10是本发明实施例1的位线驱动电路结构的一例示意图。
图11是以真值表形态表示图10所示的位线驱动电路的控制信号的逻辑的示意图。
图12是本发明实施例2的选择位线的布置的示意图。
图13是本发明实施例2的位线和写入数据对应关系的一例示意图。
图14是本发明实施例2的位线和写入数据的其它对应关系的示意图。
图15是本发明实施例3的半导体存储装置局部结构的示意图。
图16是本发明实施例3的位线驱动电路结构的一例示意图。
图17是以真值表表示图16所示的位线驱动电路的控制信号的逻辑的示意图。
图18是本发明实施例4的半导体存储装置的局部结构与位线电流的示意图。
图19是本发明实施例4的右侧位线驱动电路结构的一例示意图。
图20是以真值表表示图19所示的位线驱动电路的控制信号的逻辑的示意图。
图21是本发明实施例4的左侧位线驱动电路结构的一例示意图。
图22是以真值表表示图21所示的位线驱动电路的控制信号的逻辑的示意图。
图23是本发明实施例5的位线驱动电路结构的示意图。
具体实施例方式
实施例1图1是本发明中采用的存储单元结构的示意图。在图1中，存储单元MC含有，按照存储数据改变其磁电阻的可变磁电阻元件VRE和数据读出时，用以形成通过可变磁电阻元件VRE的数据读出电流Is的通路的存取元件ATR。典型的存取晶体管ATR是由场效应晶体管形成，图1中，这种存取元件ATR是由N型沟道MIS晶体管形成。
可变磁电阻元件VRE是由含磁隧道结的隧道磁电阻元件，即TMR元件形成。
可变磁电阻元件VRE一端与位线BL连接，另一端与存取元件ATR连接。存取晶体管ATR响应读出字线RWL上的信号电位有选择的导通，在导通时，将可变磁电阻元件VRE的另一端与固定电位Vss(例如接地电压GND)连接。
对这种存储单元MC，还设置写入字线WWL。该写入字线WWL在数据写入时，电流以预定的一定方向供给。读出字线RWL在数据读出时，驱动至选择态。当数据写入时与读出时，对位线BL传达对应该存储单元MC的存储数据的电信号(电流)。
图2是图1所示的可变磁电阻元件VRE的截面结构的示意图。图2中，可变磁电阻元件VRE含有设有固定的一定磁化方向的固定磁化层FL，按照外加磁场的方向磁化的自由磁化层VL，设于这些固定磁化层FL与自由磁化层VL之间的隧道绝缘膜TB，以及将固定磁化层FL连接在存取元件ATR上的局部布线AFL。在这局部布线AFL下方布置写入字线WWL。
固定磁化层FL与自由磁化层VL均由磁体层形成。自由磁化层VL的磁化方向随着写入数据的逻辑电平，设定至与固定磁化层FL的磁化方向一致或相反的方向。由固定磁化层FL、隧道绝缘膜TB及自由磁化层VL形成磁隧道结。
当数据读出时，将读出字线RWL驱动至选择态，将存取元件ATR设定至导通状态。该存取元件ATR导通时，局部布线AFL与固定电位节点连接，在位线BL、可变磁电阻元件VRE及固定电位节点的通路上，能使数据读出电流Is流过。
可变磁电阻元件VRE的电阻按照固定磁化层FL与自由磁化层VL的各自的磁化方向的相对关系发生变化。具体地说，固定磁化层FL的磁化方向(图2中左方向)与自由磁化层VL的磁化方向一致(平行)时，该可变磁电阻元件VRE的电阻小于这些固定磁化层FL与自由磁化层VL的磁化方向相反(反平行)时的电阻。
因此，将自由磁化层VL以对应于存储数据的方向进行磁化时，使数据读出电流Is流过的场合，流可变磁电阻元件VRE的电流量按照存储数据不同。因此，例如，使位线BL提升至一定电压后，从该位线BL到可变磁电阻元件VRE使数据读出电流Is流过时，按照流过该可变磁电阻元件VRE的电流量改变位线BL电压。可通过检测该位线BL的电压来读出存储单元的存储数据。写入字线WWL在数据读出时不被使用。
图3是对存储单元MC的数据写入时的感应磁场的示意图。存储单元MC的结构与图2所示的存储单元MC的结构相同，且对应部分采用同一符号，故省略其详细说明。
当数据写入时，存取元件ATR按照读出字线RWL所维持的非选择态，维持在非导通状态。对写入字线WWL供给一定方向的电流，并生成写入字线磁场H(WWL)。根据流过写入字线WWL的电流，在图3中作为一例，在与写入字线WWL正交的平面内沿左方向旋转的磁场作为写入字线磁场H(WWL)形成。
一方面，对于位线BL，按照写入数据有电流+Iw或-Iw流过。沿图的右方向电流+Iw流过时，在与电流+Iw流过的方向正交的平面内，如图的实线所示，产生向右方向旋转的感应磁场H(BL)。另一方面，如虚线所示，向左方向的电流-Iw流过时，如虚线所示，以位线BL为中心产生逆向旋转的感应磁场H(BL)。根据这些磁场H(WWL)与H(BL)的合成磁场，决定自由磁化层VL的磁化方向。
图4是用以说明数据写入时的可变磁电阻元件的磁化状态的图。在这图4中，横轴H(EA)表示沿可变磁电阻元件VRE的自由磁化层VL上的易磁化轴(EAeasy axis)方向作用的磁场。纵轴H(HA)表示沿自由磁化层VL上的难磁化轴(HAhard axis)方向作用的磁场。这些磁场H(EA)与H(HA)分别对应于流过位线BL与写入字线WWL的电流产生的两个感应磁场H(WWL)与H(BL)一方与另一方。
在存储单元MC中，固定磁化层FL的固定磁化方向沿着易磁化轴EA。另一方面，按照存储数据的逻辑电平(“1”与“0”)，自由磁化层VL沿着易磁化轴方向与固定磁化层FL平行(一致)或反平行(相反)方向磁化。将分别与该自由磁化层VL的两种磁化方向对应的可变磁电阻元件VRE的电阻分别由R1与R0表示(其中，R1＞R0)。该存储单元MC对应于该自由磁化层VL的两种磁化方向，可存储1比特的数据(“1”或“0”)。
存储单元的操作点即对可变磁电阻元件VRE施加的合成磁场，在图4中以黑色圆点表示。对写入字线WWL施加的写入电流的方向为一定，因此，对存储单元的可变磁电阻元件VRE施加的合成磁场的操作点是易磁化轴H(EA)的上侧或下侧的两点。
当数据写入时，磁场H(EA)与H(HA)的合成磁场达到该图4所示的星形特性曲线的外侧区时，能够决定该自由磁化层VL的磁化方向。这种磁场H(EA)与H(HA)的合成磁场即位线写入磁场H(BL)与写入字线磁场H(WWL)的合成磁场相当于星形特性曲线内侧区的强度时，自由磁化层VL的磁化方向不变。可通过对自由磁化层VL施加沿难磁化轴方向的磁场来降低为改变沿易磁化轴EA的磁化方向所需的磁化阈值。
设定了这种如图4所示的星形特性曲线与操作点时，可设计流过位线BL与/或写入字线WWL的数据写入电流的值，使得在数据写入对象的存储单元中沿易磁化轴方向的数据写入磁场强度成为HWR。一般，数据写入磁场强度HWR是由切换自由磁化层的磁化方向所需的开关磁场HSW和余量ΔH之和表示。就是说，将满足HWR＝HSW+ΔH的关系。
因此，为了改写存储单元的存储数据即可变磁电阻元件VRE的自由磁化层的磁化方向，必须使写入字线WWL与位线BL上均流入预定电平以上的数据写入电流。根据流过这种写入字线WWL与位线BL的数据写入电流产生的感应磁场H(BL)与H(WWL)的合成磁场，可按照沿易磁化轴EA的数据写入磁场方向磁化可变磁电阻元件VRE的自由磁化层VL，使得与固定磁化层FL的磁化方向一致(平行)或相反(反平行)。通常，流入写入字线WWL的电流，使写入字线磁场H(WWL)成为沿难磁化轴方向的磁场H(HA)。
图5是本发明实施例1的结构的示意图。在图5中，示出写入字线WWLa、WWLb和位线BLa、BLb。对应于写入字线WWLa和位线BLa及BLb的交叉部分，布置存储单元的可变电阻元件VRE1与VRE2，且对应于写入字线WWLb和位线BLa及BLb的交叉部分，布置可变电阻元件VRE3与VRE4。
这里将考虑在写入字线WWLa上，沿图的从右到左方向使数据写入电流IW(WWL)流过，且在位线BLa上沿图的从上到下方向使数据写入电流IW(BL)流过的场合。在位线BLa上，感应该数据写入电流IW(BL)产生磁场，对可变电阻元件VRE1施加沿字线方向的写入磁场H(BL)。同样，根据写入字线WWLa的数据写入电流IW(WWL)产生磁场，对可变电阻元件VRE1施加沿位线方向的磁场H(WWL)。根据这些磁场H(BL)与H(WWL)的合成磁场，决定可变电阻元件VRE1的自由磁化层的磁化方向。
对于相邻可变电阻元件VRE1的存储单元的可变电阻元件VRE2，也同样地，根据流过写入字线WWLa的写入电流IW(WWL)施加磁场H(WWL)。对这种可变电阻元件VRE2，根据流过位线BLa的数据写入电流IW(BL)施加漏磁场HLK。这种漏磁场HLK与写入字线的感应磁场H(WWL)的合成磁场，延伸至图4所示的星形特性曲线的外部时，有可能改写可变电阻元件VRE2的磁化方向。特别是，高密度布置存储单元，且位线BLa与BLb的间隔较窄时，这种漏磁场HLK的强度会较高，发生可变电阻元件VRE2的磁化方向被改写的磁扰。为了抵消这种漏磁场HLK的影响，对位线BLb供给与流过选择位线BLa的数据写入电流IW(BL)反方向的抵消电流ΔIW。根据这种抵消电流ΔIW，在位线BLb上生成沿抵消漏磁场HLK的方向的磁场HCA，可抵消漏磁场HLK的影响，且能够防止可变电阻元件VRE2中的磁化方向的改写。
这种抵消电流ΔIW的大小为数据写入电流IW(BL)的电流量的10％至30％左右的大小，且设定至磁场H(WWL)、HLK及HCA的合成磁场在图4所示的星形特性曲线的内部的大小。
在该位线BLb上流入抵消电流ΔIW时，抵消磁场HCA也施加在与写入字线WWLb连接的可变电阻元件VRE3与VRE4上。但是，写入字线WWLb处于非选择态，并且，抵消磁场HCA抵消来自位线BLa的漏磁场HLK时，在这些可变电阻元件VRE3与VRE4上，不发生磁化方向的变化。
就是说，在相邻选择位线的非选择位线上，使较小抵消电流沿数据写入电流的反方向流过，抵消漏磁场。从而，解除磁扰，能确实地进行只对选择存储单元的数据的写入。
图6是位线BLa与BLb的感应磁场的示意图。根据流过位线BLa的数据写入电流，在位线BLa的周围产生图6中逆时针方向的感应磁场。根据该位线BLa的数据写入电流产生的感应磁场，在可变电阻元件VRE1上设定其磁化方向。根据该位线BLa产生的感应磁场，对相邻列的可变电阻元件VRE2也同样地施加漏磁场HLK。该漏磁场HLK有，在可变电阻元件VRE2中生成图6中向右方向的磁化的方向。在这种状态下，位线BLb上使抵消电流沿流过位线BLa的数据写入电流的反方向流过，在位线BLb的周围上生成沿时针方向的磁场。在可变电阻元件VRE2中，这种位线BLb的感应抵消磁场为促进向左方向的磁化的磁场。因此，抵消磁场HCA与漏磁场HLK的影响在该可变电阻元件VRE2中抵消，对可变电阻元件VRE2施加的合成磁场成为图4所示的星形特性曲线内部区，可变电阻元件VRE2的磁化方向不变。
为了解除这种抵消磁场HCA导致的磁扰，可在可变电阻元件VRE2中抵消漏磁场HLK的影响，且相邻列的非选择可变电阻元件VRE2中的合成磁场位于图4所示的星形特性曲线内部。由流过这种相邻位线BLb的抵消电流产生的感应抵消磁场HCA，充分小于由数据写入电流产生的感应写入磁场，在该抵消磁场HCA大于漏磁场HLK时，可变电阻元件VRE2中也不会发生磁化方向的变化。
就是说，实施例1中，与选择列的位线相邻的位线上，使小于流过选择位线的数据写入电流的抵消电流，沿数据写入电流的反方向流过，且抵消来自选择位线的漏磁场。
图7是本发明实施例1的半导体存储装置的整体结构的示意图。该半导体存储装置1按照来自外部的控制信号(指令)CMD与地址信号ADD，进行写入数据DIN与读出数据的输入输出。图7中，示出与数据写入相关的部分结构，且省略了与数据读出相关的部分结构。在这种半导体存储装置1中的数据写入与读出操作，例如同步来自外部的时钟信号CLK进行。但是，在这半导体存储装置1中，可根据主控制电路5，在内部决定操作定时。
半导体存储装置1含有，根据控制信号(指令)CMD控制该半导体存储装置1的整个操作的主控制电路5和设有矩阵状排列的多个存储单元的存储阵列10。对应于存储阵列10的存储单元行，布置了读出字线RWL与写入字线WWL。对应于存储单元列布置了位线BL。
写入字线WWL与读出字线RWL的各自的一端与固定电位Vss(接地电压GND)连接。
半导体存储装置1还包括在主控制电路5的控制下，根据含在地址信号ADD的行地址信号RA将对应存储阵列10的选择行的写入字线WWL或读出字线RWL驱动至选择态的行选择电路20；在主控制电路5的控制下，对含在地址信号ADD的列地址信号CA进行译码，生成列选择信号的列选择电路30；以及在位线BL上，数据写入时供给写入数据电流与抵消电流的写入控制电路50R与50L。在这些写入控制电路50R与50L中，对应各位线BL设置位线驱动电路，以便对各位线BL供给双向的数据写入电流与抵消电流。
相邻该写入控制电路50R与50L，设有进行数据读出的读出放大器与供给读出电流的读出控制电路，但图7中，未示出与这种数据读出相关的部分的结构。
图8是图7所示的写入控制电路50R与50L的结构与操作的示意图。图8中，代表性地示出位线BL1-BL5。写入控制电路50L含有，分别对应于位线BL1-BL5设置的位线电流驱动器DVL1-DVL5。写入控制电路50R含有，分别对应于位线BL1-BL5设置的位线电流驱动器DVR1-DVR5。这些位线电流驱动器DVL1-DVL5与DVR1-DVR5，分别根据写入数据和列选择信号，有选择地进行对应的位线的充电或放电。
这里将考虑位线BL3选中，位线电流驱动器DVL3对该位线BL3供给电流，且位线电流驱动器DVR3处于使位线BL3放电的状态。在这种状态下，数据写入电流IW(BL)从位线电流驱动器DVL3流入位线电流驱动器DVR3。此时，在位线BL2上，流过从位线电流驱动器DVR2到位线电流驱动器DVL2方向的抵消电流-ΔIW(BL)，另外在位线BL4上，流过从位线电流驱动器DVR4到位线电流驱动器DVL4方向的抵消电流-ΔIW(BL)。
在相邻选择位线BL3的位线BL2与BL4上，使抵消电流-ΔIW(BL)沿流过该选择位线BL3的数据写入电流IW(BL)的反方向流过，从而，可根据抵消电流产生的感应磁场来抵消数据写入电流IW(BL)的感应磁场对连接在位线BL2与BL4的存储单元的影响。从而，能防止数据写入时因磁场干涉导致的误写入，且能实现可靠性高的半导体存储装置。
图9是位线电流驱动器结构的一例示意图。由于图8所示的位线电流驱动器DVL1-DVL5与DVR1-DVR5具有相同结构，在图9中，代表性地示出一个位线电流驱动器DV。
图9中，位线电流驱动器DV含有在电源节点和位线BL之间并联连接的、各栅极接受控制信号φ1P与φ2P的P型沟道MIS晶体管(绝缘栅极型场效应晶体管)P1与P2，及在位线BL和接地节点之间并联连接的、各栅极接受控制信号φ1N与φ2N的N型沟道MIS晶体管N1与N2。
根据MIS晶体管P1与N1，驱动对位线BL的数据写入电流IW(BL)。根据MIS晶体管P2与N2，驱动抵消电流-ΔIW(BL)。因此，这种MIS晶体管P2与N2的尺寸(沟道宽和沟道长之比W/L)，分别小于MIS晶体管P1与N1的尺寸。根据这种尺寸的调整，能供给数据写入电流IW(BL)的10％乃至30％大小的抵消电流。
位线BL选中，且对位线BL将数据写入电流供给时，根据控制信号φ1P与φ1N，MIS晶体管P1与N1之一成为导通状态，进行位线BL的充电或放电。此时，设于位线BL的另一端的位线电流驱动器互补地进行工作，且进行对位线BL的电流的放电或充电。对该位线BL进行数据写入电流的供给时，MIS晶体管P2与N2均处于截止状态。
选中相邻位线BL的位线时，MIS晶体管N2与P2之一按照控制信号φ2N与φ2P导通，进行位线BL的充电或放电。此时，设于该位线BL的另一端的位线电流驱动器互补地工作，进行位线BL的放电或充电，该位线BL上流入抵消电流。
使该抵消电流流过位线BL时，MIS晶体管P1与N1处于截止状态。
图10是更具体表示写入控制电路50L与50R的结构的示意图。图10中，代表性地示出对位线BLj设置的位线驱动电路的结构。
图10中，含在写入控制电路50L的位线驱动电路BDRLj含有接受列选择信号CSLj和互补的写入数据WDZ生成控制信号φ1PL的NAND电路60L；接受列选择信号CSLj和内部写入数据WD生成控制信号φ1NL的AND电路61L；接受列选择信号CSLj-1、CSLj+1和内部写入数据WD生成控制信号φ2PL的复合门电路62L；接受列选择信号CSLj-1、CSLj+1和互补的内部写入数据WDZ的复合门电路63L；反转复合门电路63L的输出信号生成控制信号φ2NL的反转电路64L；以及根据这些控制信号φ1PL、φ1NL、φ2PL及φ2NL驱动位线BLj的位线电流驱动器DVLj。
对位线BLj进行选择时，列选择信号CSLj驱动至选择态(H电平)。相邻位线BLj-1与BLj+1分别选中时，列选择信号CSLj-1与CSLj+1分别驱动至选择态。这些列选择信号是由图7所示的列选择电路30生成。
内部写入数据WD与WDZ是由图7所示的输入数据DIN生成的互补内部写入数据。这种内部写入数据WD与WDZ，可根据写入使能信号WE的激活而激活的写入驱动器生成。另外，可以简单地对写入数据DIN进行缓冲处理而生成。
复合门电路62L含有等效的、接受列选择信号CSLj-1与CSLj+1的OR门和接受该OR门的输出信号和内部写入数据WD的NAND门。复合门电路63L含有等效的、接受列选择信号CSLj-1与CSLj+1的OR门和接受该OR门的输出信号和互补的内部写入数据WDZ的NAND门。
位线电流驱动器DVLj含有与图9所示的位线电流驱动器DV同样的结构，且对应的部分上采用同一符号，省略其详细说明。对MIS晶体管P1与P2的栅极上分别供给控制信号φ1PL与φ2PL，对MIS晶体管N1与N2的栅极上分别供给控制信号φ1NL与φ2NL。
含在写入控制电路50R的位线驱动电路BDRRj含有接受列选择信号CSLj和内部写入数据WD生成控制信号φ1PR的NAND电路60R；接受列选择信号CSLj和互补的内部写入数据WDZ生成控制信号φ1NR的AND电路61R；接受列选择信号CSLj-1、CSLj+1和互补的内部写入数据WDZ生成控制信号φ2PR的复合门电路62R；接受列选择信号CSLj-1、CSLj+1和写入数据WD生成控制信号φ2PR的复合门电路63R；反转复合门电路63R的输出信号生成控制信号φ2NR的反转电路64R；以及根据这些控制信号φ1PR、φ1NR、φ2PR及φ2NR驱动位线BLj的位线电流驱动器DVRj。
这种复合门电路62R含有等效的、接受列选择信号CSLj-1与CSLj+1的OR门和接受OR门的输出信号和互补的内部写入数据WDZ的NAND门。复合门电路63R含有等效的、接受列选择信号CSLj-1与CSLj+1的OR门和接受该OR门的输出信号和内部写入数据WD的NAND门。
含在这种写入控制电路50R上的位线驱动电路BDRRj与设于写入控制电路50L中的位线驱动电路BDRLj相比，在结构上，内部写入数据WD与WDZ调换地供给外其它相同。因此，这些位线驱动电路BDRLj与BDRRj在工作时，互补地工作，且逆向驱动位线电流。
将生成抵消电流的MIS晶体管P2与N2分别设在位线的两侧，从而能够向对应的位线正确地供给沿相邻位线的写入数据对应的方向的抵消电流。
图11是以一览表表示图10所示的控制信号的逻辑电平的示意图。下面，参照图11，对图10所示的位线驱动电路BDRLj与BDRRj的操作进行说明。
(1)当列选择信号CSLj-1、CSLj及CSLj+1均处于非选择态时，来自NAND电路60L与60R的控制信号φ1PL与φ1PR同时为H电平，来自AND电路61L与61R的控制信号φ1NL与φ1NR同时为L电平。并且，来自复合门62L与62R的控制信号φ2PL与φ2PR同时为H电平，另外复合门63L与63R的输出信号为H电平，相应的来自反转电路64L与64R的控制信号φ2NL与φ2NR成为L电平。因此，在位线电流驱动器DVLj与DVRj中，MIS晶体管P1、P2、N1及N2均处于截止状态。
(2)接着，考虑位线BLj被选中的场合。内部写入数据WD为H电平，进行“0”数据的写入时，互补的内部写入数据WDZ为L电平。因此，来自NAND电路60L的控制信号φ1PL为H电平，且来自AND电路61L的控制信号φ1NL成为H电平。由于列选择信号CSLj-1与CSLj+1同时为L电平，控制信号φ2PL与φ2NL分别成为H电平与L电平，同时处于非激活状态。因此，在位线电流驱动器DVLj中，MIS晶体管N1成为导通状态，剩下的MIS晶体管P2、P1及N2均处于截止状态。
并且，在写入控制电路50R的位线驱动电路BDRRj中，同样地，由于列选择信号CSLj-1与CSLj+1为L电平，控制信号φ2PR与φ2NR分别成为H电平与L电平。NAND电路60R接受内部写入数据WD，因此，控制信号φ1PR成为L电平，且来自AND电路6 1R的控制信号φ1NR随着互补的内部写入数据WDZ成为L电平。因此，在这种位线电流驱动器DVRj中，MIS晶体管P1成为导通状态，剩下的MIS晶体管P2、N2及N1成为截止状态。
因此，在位线BLj上使“0”数据写入电流流过时，电流从位线电流驱动器DVRj的MIS晶体管P1经由位线BLj，流入位线电流驱动器DVLj的MIS晶体管N1。
(3)在进行位线BLj的选择时，写入数据WD为L电平，当“1”写入时，由于互补的内部写入数据WDZ为H电平，控制信号φ1PL与φ1NL同时为L电平，且控制信号φ1PR与φ1NR同时成为H电平。由于相邻列处于非选择态，控制信号φ2PL、φ2PR、φ2NL及φ2NR均处于非选择态。因此，该内部写入数据WD为L电平，当进行“1”的写入时，电流从位线电流驱动器DVLj的MIS晶体管P1经由位线BLj及位线电流驱动器DVRj的MIS晶体管N1流入接地节点。因此，随着内部写入数据WD的H电平与L电平，能使流入位线BLj的电流的方向不同，且能够按照存储数据设定可变电阻元件的磁化方向。
(4)相邻位线被选中的场合，列选择信号CSLj+1与CSLj-1之一被驱动至H电平，而列选择信号CSLj维持L电平。因此，在进行相邻位线的选择时，来自NAND电路60L与60R的控制信号φ1PL与φ1PR同时成为H电平，且来自AND电路61L与61R的控制信号φ1NL与φ1NR同时成为L电平，位线电流驱动器DVLj与DVRj中MIS晶体管P1与N1同时维持在截止状态。
(i)在进行这种相邻位线的选择时，当内部写入数据WD为H电平时，控制信号φ2PL与φ2NL同时成为L电平。并且，控制信号φ2PR与φ2NR同时成为H电平。因此，在位线电流驱动器DVLj中，MIS晶体管P2成为导通状态，MIS晶体管N2成为截止状态。另一方面，在位线电流驱动器DVRj中，MIS晶体管P2成为截止状态，MIS晶体管N2成为导通状态。因此，在这种状态下，位线BLj上，电流从位线电流驱动器DVLj的MIS晶体管P2到位线电流驱动器DVLj的MIS晶体管N2的通路流过。
(ii)在进行相邻位线的选择时，当内部写入数据WD为L电平时，控制信号φ2PL与φ2NL同时成为H电平，控制信号φ2PR与φ2NR同时成为L电平。因此，在这种场合，位线电流驱动器DVRj的MIS晶体管P2成为导通状态，且位线电流驱动器DVLj的MIS晶体管N2成为导通状态。因此，对位线BLj，电流从位线电流驱动器DVRj到位线电流驱动器DVLj的方向流过。
从而，在进行相邻位线的选择时，按照写入数据，能使抵消电流沿流入选择相邻位线上的数据写入电流的反方向流过。
将图10所示的位线驱动电路BDRLj与BDRRj，分别在写入控制电路50L与50R中对应于各位线布置，从而，能够同时使对应的位线上的数据写入电流和在进行相邻位线的选择时，与数据写入电流成反方向的抵消电流流过。
如上所述，依据本发明的实施例1，在进行相邻位线的选择时，对应的位线上，使抵消磁场干涉的抵消电流流过，且根据选择相邻位线的数据写入电流产生的感应磁场，能确实地防止对应的位线的存储单元的数据的误写入。因此，位线数据写入电流与字线数据写入电流的变动使写入磁场增大，即使漏磁场随之增大，也能确实地抑制磁场干涉，且能增大数据写入时的操作余量。
实施例2图12是本发明实施例2的半导体存储装置的局部结构的示意图。图12中，多个比特的数据D0与D1并行写入。作为一例，数据比特D0向位线BLc写入，对位线BLd，数据比特D1写入。对位线BLc，其两端上位线驱动电路BDRLc与BDRRc相对地设置，且对位线BLd，在其两端上相对地设置位线驱动电路BDRLb与BDRRd。就是说，位线驱动电路BDRLc与BDRLd分别与不同的内部写入数据线连接，且位线驱动电路BDRRc与BDRRd与不同的内部写入数据线连接。
在位线BLc与BLd之间有不少于一列的存储单元即不少于一条的位线BL。
在进行数据比特D0与D1的写入时，位线BLc与RLd同时被驱动。由于在这些位线BLc与BLd之间至少存在一条位线BL，即使在位线BLc与BLd上传达逆数据的场合，也能防止这些位线BLc与BLd上产生的感应磁场的相互干涉。因此，当逆数据写入时，由数据写入电流产生的磁场的相互作用来抵消写入磁场，可防止发生写入磁场的不良，能生成可对选择存储单元进行数据的写入的写入磁场，且能正确地进行数据的写入。
图13是表示位线和内部写入数据线之间的对应关系的示意图。图13中，代表性地示出位线BL0-BL7。并且示出将数据比特D0与D1并行写入时的连接关系。
图13中的写入控制电路50L中，分别对应于位线BL0-BL7，设置位线驱动电路BDRL0-RDRL7，并且，在写入控制电路50R中，分别对应于位线BL0-BL7设置位线驱动电路BDRR0-BDRR7。按照数据比特D0，位线BL0与BL2驱动，且按照数据比特D1，位线BL1与BL3驱动。另一方面，按照数据比特D1，位线BL4与BL6驱动，且按照数据比特D0，位线BL5与BL7驱动。将这些位线BL0-RL7的八条位线为单位，重复相同的连接图案。以八条位线为单位，列地址以4递增。在八条位线的组内的列地址的分配相同，且对每四条的位线上分配同一列地址。
位线BL0-BL3的组和位线BL4-BL7的组是其对应的数据比特轮换输入。对位线BL0-BL3分别分配列地址0-3，同样对位线BL4-BL7分别分配列地址0-3。例如当列地址“0”被指定时，位线BL0与BL4分别由数据比特D0与D1驱动。以位线BL0-BL7的八条位线为单位，重复数据比特和位线的对应关系。按每个单位列地址以4递增。
因此，在同时驱动至选择态的位线之间，通常有三条位线，能确实地抑制进行数据比特D0与D1的写入时的磁场干涉。
另外，图13所示的布置中，对于未图示的下一个位线单位的位线BL8分配列地址“4”。
图14是位线和数据比特的对应关系的变更例的示意图。图14中，代表性地示出位线BL0-BL5。在写入控制电路50L中，对于各位线BL0-BL5，设置位线驱动电路BDRL0-BDRL5，在写入控制电路50R中位线驱动电路BDRR0-BDRR5分别对应于位线BL0-BL5设置。以两条位线为单位，按每位线单位交互分配数据比特D0与D1。就是说，位线BL0与BL1按照数据比特D0驱动，且位线BL2与BL3按照数据比特D1驱动。位线BL4与BL5按照数据比特D0驱动。
对位线BL0与BL1分别分配列地址0与1，且对位线BL2与BL3分别分配列地址0与1。对位线BL4与BL5分别分配列地址2与3。位线单位的位线即对应同一数据比特的相邻位线上分配一不同的列地址。按每两个位线单位，列地址以2递增。
因此，将四条位线为一组，选择对应数据比特D0的两个位线中的一个位线，并且，选择对应数据比特D1的两条位线中一方。例如，当列地址为“0”时，位线BL0与RL2同时驱动。此时，在同时驱动的位线BL0与RL2之间有位线BL1，能充分地抑制流过该位线BL0与BL2的数据写入电流产生的磁场干涉。
图14所示的布置中，以相邻的四位线为单位，将相邻的两条位线连接在相同的内部数据线上。此时，以2N条位线的组为单位，使N条的位线与数据比特D0相关，使剩下的N条相邻的位线对应数据比特D1，对这些N条位线分别依次分配相同的地址，从而能够同时驱动N条位置相隔的位线。
另外，数据有M比特时，在图13所示的布置中，使M条的相邻位线依次对应于不同数据比特，将M条位线组的位线和数据比特的对应关系，在2·M条位线组上以镜对称布置，且以2·M条单位重复数据比特和位线之间的对应关系。每M条位线上分配同一列地址。在M条位线组中有一条位线被选中。
在图14所示的布置中，数据比特会用到M比特时，以相邻的两条位线为组依次分配不同的数据比特。此时，以2·M条位线为组，地址以每两个更新，该2·M条位线中，相邻的两条位线的列地址彼此不同。在2·M条位线组中，偶数列地址或奇数列地址的M条位线被选中。
从上述的数据比特和位线之间的对应关系，容易地，对M比特的数据的并行写入，也能扩张图13与图14所示的结构。
如上所述，依据本发明的实施例2，同时选择在中间至少放置一条位线的位线，将多个比特的数据并行写入。因此，能防止由数据写入电流产生的感应磁场的磁场干涉导致的写入磁场的不良，且能正确地进行数据的写入。
实施例3图15是本发明实施例3的半导体存储装置的局部结构的示意图。图15中，代表性地示出位线BL1-BL7。在写入控制电路50L中，对应于位线BL1-BL7，设置位线电流驱动器DVL1-DVL7，并且，在写入控制电路50R中，分别对应于位线BL1-BL7，设有位线电流驱动器DVR1-DVR7。位线电流驱动器DVL1-DVL7与DVR1-DVR7分别设有与图9所示的位线电流驱动器DV同样结构。
在图15所示的结构中，在中间放置两条位线的两个位线同时驱动至选择态。对同时选中的位线进行数据写入。因此，在图15所示的结构中，进行2比特数据的写入。
图15中示出一例位线BL3与BL6同时驱动的场合。按照写入数据，对位线BL3上流过从位线电流驱动器DVL3到位线电流驱动器DVR3的数据写入电流IW(BL)1。另一方面，按照写入数据，位线BL6上流过从位线电流驱动器DVR6到位线电流驱动器DVL6的数据写入电流IW(BL)2。这些数据写入电流IW(BL)1与IW(BL)2的大小相同。由于写入数据的逻辑电平不同，这些数据写入电流IW(BL)1与IW(BL)2的方向相反。
在图15所示的结构中，相邻选择位线的位线上使抵消电流流过。就是说，位线BL2与BL4上，使抵消电流-ΔIW(BL)1沿数据写入电流IW(BL)1的反方向流过，在位线BL5与BL7上，使抵消电流-ΔIW(BL)2沿数据写入电流IW(BL)2的反方向流过。抵消电流-ΔIW(BL)1与-ΔIW(BL)2的大小为数据写入电流IW(BL)1与IW(BL)2的大小的10％至30％左右。
因此，在这种图15所示的结构上，可根据流过选择位线的数据写入电流产生的感应漏磁场，确实地防止在相邻位线上发生的误写入。并且，在同时驱动的位线之间，布置多条(图15中为两条)位线，且按照逻辑电平相反的数据同时驱动多个位线时，也能防止因写入磁场的磁场干涉产生的写入磁场的不良，且能进行正确的数据的写入。
图16是本发明实施例3的写入控制电路结构的示意图。图16中，代表性地示出对应于位线BLj布置的位线驱动电路BDRLj与BDRRj的结构。按照列选择信号CSLj-1选择的位线(BLj-1)，在选择时，根据数据信号WDj-1驱动，且按照列选择信号CSLj选择的位线BLj，在选择时，根据数据信号WDj驱动。按照列选择信号CSLj+1选择的位线BLj+1，根据数据信号WDj+1驱动。这些数据信号WDj-1、WDj及WDj+1，分别基于写入数据比特Dj-1、Dj及Dj+1生成。在以下的说明中，由于说明写入多比特数据的操作，将内部写入数据作为数据信号。
位线驱动电路BDRLj与图10所示的比特驱动电路结构相同，其中含有根据列选择信号CSLj和互补的写入数据信号ZWDj生成控制信号φ1PL的NAND电路60L；根据列选择信号CSj和写入数据信号WDj生成控制信号φ1NL的AND电路61N；以及根据控制信号φ1PL、φ1NL及后述的控制信号φ2PL与φ2NL驱动位线BLj的位线电流驱动器DVLj。位线电流驱动器DVLj与图10所示的结构相同，其中含有使栅极接受控制信号φ1PL与φ2PL，在导通时，对位线BLj供给电流的P型沟道MIS晶体管P1与P2；以及使栅极分别接受控制信号φ1NL与φ2NL，在导通时，使位线BLj放电的N型沟道MIS晶体管N1与N2。根据控制信号φ1PL与φ1NL驱动对位线BLj的数据写入电流。
位线驱动电路BDRLj还包括接受列选择信号CSLj-1和写入数据信号WDj-1的AND电路70L；接受列选择信号CSLj+1和写入数据信号WDj+1的AND电路71L；接受AND电路70L与71L的输出信号生成控制信号φ2PL的NOR电路72L；接受列选择信号CSLj-1和互补的写入数据信号ZWDj-1的AND电路73L；接受列选择信号CSLj+1与互补的写入数据信号ZWDj+1的AND电路74L；以及接受AND电路73L与74L的输出信号生成控制信号φ2NL的OR电路75L。
写入数据信号WDj-1与ZWDj-1是彼此互补的数据信号，当数据写入时，表示对列选择信号CSLj-1选择的位线BLj-1的写入数据。写入数据信号WDj+1与ZWDj+1是彼此互补的数据信号，表示对列选择信号CSLj+1指定的位线BLj+1的写入数据。这些数据信号根据未图示的写入驱动器或缓冲电路，分别基于对应的写入数据比特生成。
对于传达各位线的数据比特，可按照位线和写入数据比特的对应关系适当地规定。
位线驱动电路BDRRj与图10所示的结构相同，其中含有接受列选择信号CSLj和写入数据信号WDj生成控制信号φ1PR的NAND电路60R；接受列选择信号CSLj和互补的写入数据信号ZWDj生成控制信号φ1NR的NAND电路61R；以及根据控制信号φ1PR、φ1NR及后述的控制信号φ2PR与φ2NR驱动位线BLj的位线电流驱动器DVRj。这种位线电流驱动器DVRj具有与图10所示的结构同样的结构，其对应的部分上采用同一符号，且省略其详细说明。
位线驱动电路BDRRj还包括接受列选择信号CSLj-1与互补的写入数据信号ZWDj-1的AND电路70R；接受列选择信号CSLj+1与互补的写入数据信号ZWDj+1的AND电路71R；接受这些AND电路70R与71R的输出信号生成控制信号φ2PR的NOR电路72R；接受列选择信号CSLj-1与写入数据信号WDj-1的AND电路73R；接受列选择信号CSLj+1和写入数据信号WDj+1的AND电路74R；以及接受AND电路73R与74R的输出信号生成控制信号φ2NR的OR电路75R。
进行位线驱动电路BDRLj与BDRRj的位线BLj的选择时的操作与图10所示的位线驱动电路的操作相同。就是说，进行位线BLj的选择时，列选择信号CSLj-1与CSLj+1同时处于非选择态，控制信号φPL与φPR同时成为H电平，控制信号φ2NL与φ2NR同时成为L电平，位线电流驱动器DVLj与DVRj，根据控制信号φ1PL、φ1NL、φ1PR及φ1NR驱动位线BLj。驱动这种位线BLj时的数据写入电流的方向，由写入数据信号WDj与ZWDj来设定，供给对该位线BLj的数据写入电流IW(BL)时的操作与图10所示的位线驱动电路的操作相同，故省略其详细说明。
图17是进行相邻位线选择时的控制信号φ2PL、φ2NL、φ2PR及φ2NR的逻辑电平的一例示意图。以下，参照图17，对进行相邻位线选择时的位线驱动电路BDRLj与BDRRj的操作进行说明。
(1)对于相邻位线的列选择信号CSLj-1被选中时，该列选择信号CSLj-1根据对指定的位线BLj-1的写入数据信号的逻辑电平，其控制信号的形态不同。
(i)当写入数据信号WDj-1为H电平时，在位线驱动电路BDRLj中，AND电路70L的输出信号成为H电平，来自NOR电路72L的控制信号φ2PL相应地成为L电平。列选择信号CSLj+1处于非选择态，AND电路71L与74L的输出信号为L电平。并且，由于互补的写入数据信号ZWDj-1成为L电平，AND电路73L的输出信号为L电平，同样地，来自OR电路75L的控制信号φ2NL成为L电平。因此，在位线电流驱动器DVLj中，MIS晶体管P2处于导通状态，MIS晶体管N2处于截止状态。列选择信号CSLj处于非选择态，MIS晶体管P1与N1同时处于截止状态。因此，对位线BLj抵消电流经由MIS晶体管P2从位线电流驱动器DVLj供给。
在位线驱动电路BDRRj中，AND电路70R与71R的输出信号同时成为L电平，且来自NOR电路72R的控制信号φ2PR相应地成为H电平。并且，AND电路73R的输出信号为H电平，AND电路74R的输出信号为L电平，而来自OR电路75R的控制信号φ2NR成为H电平。因此，在位线电流驱动器DVRj中，MIS晶体管P2成为截止状态，MIS晶体管N2成为导通状态，放电位线BLj的电流。因此，在位线BLj上，流过从位线电流驱动器DVLj到位线电流驱动器DVRj方向的抵消电流。
(ii)当写入数据WDj-1为L电平时，在位线驱动电路BDRLj中，AND电路70L与71L的输出信号同时为L电平，来自NOR电路72L的控制信号φ2PL成为H电平。并且，由于互补的写入数据信号ZWDj-1成为H电平，AND电路73L的输出信号成为H电平，来自OR电路75L的控制信号φ2NL成为H电平。在位线电流驱动器DVLj中，MIS晶体管P2成为截止状态，MIS晶体管N2成为导通状态。MIS晶体管P1与N1在进行相邻列选择时同时处于截止状态。
相反，在位线驱动电路BDRRj中，AND电路70R的输出信号成为H电平，且来自NOR电路72R的控制信号φ2PR相应地成为L电平。而且，AND电路73R与74R的输出信号同时为L电平，且来自OR电路75R的信号φ2NR相应地成为L电平。因此，在位线电流驱动器DVRj中，MIS晶体管P2成为导通状态，MIS晶体管N2成为截止状态。因此，这种状态下，抵消电流从位线电流驱动器DVRj到位线电流驱动器DVLj的方向经由位线BLj流过。
(2)在进行列选择信号CSLj+1的选择时的位线驱动电路BDRLj与BDRRj的操作与在进行列选择信号CSLj-1的选择时的相同。且根据写入数据信号WDj+1与ZWDj+1决定控制信号φ2PL、φ2NL、φ2PR及φ2NR的逻辑电平。
就是说，当写入数据信号WDj+1为H电平时，控制信号φ2PL与φ2NL同时成为L电平，并且，控制信号φ2PR与φ2NR同时成为H电平，在位线BLj上，抵消电流从位线电流驱动器DVLj到位线电流驱动器DVRj的方向流过。
当写入数据信号WDj+1为L电平时，控制信号φ2PL与φ2NL同时成为H电平，且控制信号φ2PR与φ2NR同时成为L电平。在这种状态下，抵消电流从位线电流驱动器DVRj到位线电流驱动器DVLj的方向经由位线DBj流过。
因此，在中间放置多条位线的位线同时驱动至选择态时，在相邻该选择位线的位线上，也能使按照相邻选择位线的写入数据的抵消电流流过，且能确实地抑制磁场干涉。
如上所述，依据本发明的实施例3，可将中间放置多个位线的位线同时驱动至选择态，且在相邻选择位线的位线上，使抵消电流流过，能确实地抑制在选择与非选择位线上的磁场干涉，且能进行正确的数据的写入。
实施例4图18是本发明实施例4的位线的电流的示意图。图18中，代表性地示出位线BL1-BL7。在位线BL1-BL7的一侧上，设有位线电流驱动器DVL1-DVL7，在位线BL1-BL7的另一侧上，设有位线电流驱动器DVR1-DVR7。
在这种图18所示的布置中，在中间放置一条位线的两个位线同时选中。图18中，作为一例，示出位线BL3与BL5同时选中的场合。这种在中间放置一个位线的两个位线同时选中的结构，通过利用如图14所示的位线和内部写入数据线的连接来实现。写入数据可以为2比特数据，也可以为4比特数据。还可以为8比特或16比特数据。
这种图18所示的布置的场合，在同时选中的位线(例如位线BL3与BL5)之间的位线BL4上，可按照流过这些位线BL3与BL5的电流调整其驱动电流量。就是说，在位线BL3与BL5上有逆数据写入时，即流入反方向的数据写入电流时，在位线BL4上无抵消电流。另一方面，在位线BL3与BL5上流相同方向的数据写入电流IW(BL)时，位线BL4上，成倍的抵消电流-2·ΔIW(BL)沿数据写入电流的反方向流过。
位线BL2与BL6分别按照流入位线BL3与BL5的数据写入电流，使抵消电流-ΔIW(BL)沿反方向流过。
因此，在中间放置一条位线的两条位线同时选中时，对该中间的位线(BL4)，根据有选择的驱动抵消电流，正确地对各非选择位线生成抵消电流，能抑制磁场干涉。
图19是本发明实施例4的位线驱动电路结构的一例示意图。图19中，示出对应于位线BLj布置的位线驱动电路BDRLj的结构。位线和列选择信号及写入信号的对应关系与图16所示的实施例3的情况相同。
位线驱动电路BDRLj含有根据列选择信号CSLj和互补的数据信号ZWDj生成控制信号φ1PL的NAND电路60L；接受列选择信号CSLj和写入数据信号WDj生成控制信号φ1NL的AND电路61L；以及根据这些控制信号φ1PL与φ1NL对位线BLj供给数据写入电流的位线电流驱动器DVLj。这种位线电流驱动器DVLj含有，根据控制信号φ1PL与φ1NL选择性导通的MIS晶体管P1与N1。这些控制信号φ1PL、φ1NL和MIS晶体管P1、N1的导通/非导通的关系与上述图10所示的位线电流驱动器结构相同。
位线电流驱动器DVLj在用于数据写入电流驱动的MIS晶体管P1与N1外，还包括为了在进行相邻位线的选择时对位线BLj供给抵消电流，在电源节点和位线BLj之间并联连接的P型沟道MIS晶体管P3与P4，以及在位线BLj和接地节点之间并联连接的N型沟道MIS晶体管N3与N4。对P型沟道MIS晶体管P3与P4的栅极上，分别供给控制信号φ3PL与φ4PL，对MIS晶体管N3与N4的栅极上，分别供给控制信号φ3NL与φ4NL。
MIS晶体管P3、P4、N3及N4，分别在导通时，驱动数据写入电流IW的10％至30％的电流。
位线驱动电路BDRLj还包括接受列选择信号CSLj-1与CSLj+1的NAND电路80L；接受写入数据信号WDj-1与WDj+1的EXNOR电路81L；接受NAND电路80L与EXNOR电路81L的输出信号的OR电路82L；接受OR电路82L的输出信号和列选择信号CSLj-1及写入数据信号WDj-1生成控制信号φ3PL的NAND电路83L；接受OR电路82L的输出信号和列选择信号CSLj-1及互补的写入数据信号ZWDj-1生成控制信号φ3NL的AND电路84L；接受OR电路82L的输出信号和列选择信号CSLj+1及写入数据信号WDj+1生成控制信号φ4PL的NAND电路85L；以及接受OR电路82L的输出信号和列选择信号CSLj+1及互补的写入数据信号ZWDj+1生成控制信号φ4NL的AND电路86L。根据列选择信号CSLj-1与CSLj+1分别驱动至选择态的位线BLj-1与BLj+1，根据写入数据信号WDj-1与WDj+1来供给电流。
图20是以真值表表示图19所示的位线驱动电路BDRLj的控制信号的逻辑电平的示意图。对于控制信号φ1PL与φ1NL，在进行位线BLj的选择时，根据写入数据信号WDj与ZWDj来决定其驱动电流。因此，图20中未示出控制信号φ1PL与φ1NL。
接着，参照图20，对图19所示的位线驱动电路BDRLj的操作进行简单的说明。
(1)列选择信号CSLj-1与CSLj+1同时为L电平，且相邻位线同时处于非选择态时，来自NAND电路83L的控制信号φ3PL与来自NAND电路85L的控制信号φ4PL同时为H电平，且来自AND电路84L与86L的控制信号φ3NL与φ4NL同时为L电平。因此，MIS晶体管P3、P4、N3及N4同时处于非导通状态。此时，位线驱动电路BDRLj不会驱动抵消电流。
(2)在列选择信号CSLj-1为非选择态，且列选择信号CSLj+1为选择态(H电平)时，按照对应该列选择信号CSLj+1的写入数据WDj+1的逻辑电平，决定对位线BLj的抵消电流。由于列选择信号CSLj-1处于非选择态，控制信号φ3PL与φ3NL分别为H电平与L电平。由于只有列选择信号CSLj+1处于选择态，NAND电路86L的输出信号为H电平，OR电路82L的输出信号相应地成为H电平。
(i)当写入数据信号WDj+1为H电平时，控制信号φ4PL与φ4NL同时成为L电平，P型沟道MIS晶体管P4成为导通状态，MIS晶体管N4成为截止状态，在位线BLj上供给抵消电流ΔIW。在图20中，用箭头表示电流从位线电流驱动器DVLj供给位线BLj的方向。
(ii)当写入数据信号WDj+1为L电平时，控制信号φ4PL与φ4NL同时成为H电平，MIS晶体管P4成为截止状态，MIS晶体管N4成为导通状态。因此，在这种场合，可从位线BLj抽出抵消电流ΔIW。
(3)当列选择信号CSLj-1为选择态，且列选择信号CSLj+1为非选择态时，根据写入数据信号WDj-1决定位线BLj的抵消电流。这种场合，与进行列选择信号CSLj+1的选择时一样，当写入数据信号WDj-1为H电平时，控制信号φ3PL与φ3NL同时成为H电平，当写入数据信号WDj-1为L电平时，控制信号φ3PL与φ3NL成为H电平。这种场合，控制信号φ4PL与φ4NL分别为H电平与L电平，MIS晶体管P4与N4处于截止状态。因此，对位线BLj的抵消电流ΔIW根据MIS晶体管P3或N3，沿图20的箭头方向流过。
(4)当列选择信号CSLj-1与CSLj+1同时被驱动至选择态时，按照位线BLj两侧位线的写入数据的逻辑电平的一致/不一致，确定其抵消电流的大小。当列选择信号CSLj-1与CSLj+1同时为H电平时，NAND电路80L的输出信号成为L电平，OR电路82L作为缓冲电路工作。
(i)当写入数据信号WDj-1与WDj+1的逻辑电平彼此不同时，EXNOR电路81L的输出信号成为L电平，OR电路82L的输出信号相应地成为L电平。因此，这种场合与非选择态一样，且不关写入数据信号WDj-1与WDj+1的逻辑电平，控制信号φ3PL与φ4PL成为H电平，控制信号φ3NL与φ2NL同时成为L电平，MIS晶体管P3、P4、N3及N4均成为非导通状态，且无抵消电流。
(ii)一方面，当写入数据信号WDj-1与WDj+1的逻辑电平一致时，EXNOR电路81L的输出信号成为H电平，OR电路82L的输出信号相应地成为H电平。当写入数据信号WDj-1与WDj+1同时为L电平时，控制信号φ3PL、φ3NL、φ4PL及φ4NL均成为H电平。在这种场合，MIS晶体管N3与N4同时成为导通状态，MIS晶体管P3与P4同时成为截止状态。因此，从位线BLj可抽出2·ΔIW的抵消电流。另一方面，当写入数据信号WDj-1与WDj+1同时为H电平时，控制信号φ3PL、φ3NL、φ4PL及φ4NL均成为L电平，MIS晶体管P3与P4同时成为导通状态，MIS晶体管N3与N4同时成为截止状态。因此，可对位线BLj供给2·ΔIW的抵消电流。
因此，当两侧的相邻位线同时驱动至选择态时，按照对该相邻位线上的写入数据，能将抵消电流设定至0或2·ΔIW，且能正确地防止磁场干涉。
图21是位线驱动电路BDRRj结构的一例示意图。图21中，位线驱动电路BDRRj含有根据列选择信号CSLj和写入数据信号WDj生成控制信号φ1PR的NAND电路60R；接受列选择信号CSLj和互补的写入数据信号ZRDj生成控制信号φ1NR的NAND电路61R；以及根据控制信号φ1PR与φ1NR对位线BLj供给写入数据电流的位线电流驱动器DVRj。按照控制信号φ1PR与φ1NR的位线BLj的充放电操作与图10所示的位线电流驱动器的操作相同。
位线电流驱动器DVRj还包括按照相邻位线的写入数据向位线BLj供给抵消电流的P型沟道MIS晶体管P3与P4；以及N型沟道MIS晶体管N3与N4。P型沟道MIS晶体管P3与P4连接在电源节点和位线BLj之间，且各栅极分别接受控制信号φ3PR与φ4PR。在位线BLj和接地节点之间，N型沟道MIS晶体管N3与N4并联连接，对各栅极分别供给控制信号φ3NR与φ4NR。这种位线电流驱动器DVRj结构与图19所示的位线电流驱动器DVLj的结构相同。当MIS晶体管P3、P4、N3及N4在各自导通时，驱动数据写入电流IW的10％至30％左右的电流。
这种位线驱动电路BDRRj还包括接受列选择信号CSLj-1与CLSj+1的NAND电路80R；接受写入数据信号WDj-1与WDj+1的EXNOR电路81R；接受NAND电路80R的输出信号和EXNOR电路81R的输出信号的OR电路82R；接受OR电路82R的输出信号和列选择信号CSLj-1及互补的写入数据信号ZRDR1生成控制信号φ3PR的NAND电路83R；接受OR电路82R的输出信号和列选择信号CSLj-1及写入数据信号WDj-1生成控制信号φ3NR的AND电路84R；接受OR电路82R的输出信号和列选择信号CSLj+1及互补的写入数据信号ZWDj+1生成控制信号φ4PR的NAND电路85R；以及接受OR电路82R的输出信号和列选择信号CSLj+1及写入数据信号WDj+1生成控制信号φ4NR的AND电路86R。
生成抵消电流的、生成控制信号φ3PR、φ3NR、φ4PR及φ4NR的部分的电路结构与图19所示的位线驱动电路BDRLj的对应的部分相同，仅仅是交换了写入数据信号的互补信号的位置。
图22是以真值表表示图21所示的位线驱动电路的控制信号的示意图。如图22所示，在图21所示的位线驱动电路BDRR j中，交换了图19所示的位线驱动电路BDRLj和写入数据信号WDj-1及WDj+1的各互补信号的位置，其驱动的抵消电流的方向与图19所示的位线驱动电路相反。因此，在图22所示的真值表中，供给抵消电流时，通过交换写入数据信号WDj-1或WDj+1的H电平与L电平来实现与图20所示的真值表一样的抵消电流的供给操作。因此，下面简单地对该位线驱动电路BDRRj的操作进行说明。
当列选择信号CSLj-1与CSLj+1同时为选择态时，NAND电路80R的输出信号成为L电平。因此，当写入数据信号WDj-1与WDj+1的逻辑电平一致时，EXNOR电路81R的输出信号成为H电平，根据写入数据信号WDj-1与WDj+1的逻辑电平，在位线BLj上有2·ΔIW的电流充电或放电。
一方面，当写入数据信号WDj-1与WDj+1的逻辑电平不一致时，EXNOR电路81R的输出信号成为L电平，OR电路82R的输出信号成为L电平。因此，控制信号φ3PR与φ4PR成为H电平，控制信号φ3NR与φ4NR成为L电平，在位线电流驱动器DVRj中，MIS晶体管P3、N3、P4及N4均成为截止状态，不会进行抵消电流的充电/放电。
列选择信号CSLj-1与CSLj+1的一方被选中，而另一方为非选择时，根据对选择相邻位线的写入数据信号，MIS晶体管P3与P4的一方或MIS晶体管N3与N4的一方导通，对位线BLj有ΔIW大小的抵消电流沿数据写入电流的反方向驱动。
当列选择信号CSLj-1与CSLj+1同时为非选择态时，控制信号φ3PR与φ4PR成为H电平，控制信号φ3NR与φ4NR同时成为L电平，在位线电流驱动器DVRj中MIS晶体管P3、P4、N3及N4全部成为非导通状态，且不进行对位线BLj的抵消电流的驱动。
因此，将图19与图21所示的位线驱动电路对应于各位线布置，从而在中间放置一条位线的两条位线同时选中并进行数据的写入时，也能使抵消电流在位线BLj上流过，使得确实地抵消磁场干涉。
另外，在实施例4所示的构成中，写入数据的比特数也没有限定在2比特，可以为4比特及8比特等其它比特数。
实施例5图23是本发明实施例5的位线驱动电路结构的示意图。图23中，示出对位线BLj的位线驱动电路BDRj的结构。该位线驱动电路，可设于位线BLj两端的任意侧。因此，图23中，将该位线驱动电路用符号BDRj表示，同样，将位线电流驱动器用符号DVj表示。供给位线驱动电路BDRj的数据Dj、Dj-1及Dj+1是分别对位线BLj、BLj-1及BLj+1供给的数据，且各自为多比特数据。就是说，在图23所示的结构中，存储单元上存储多值数据。
位线驱动电路BDRj含有在进行列选择信号CSLj的选择时激活的、对多比特数据Dj进行译码的数据译码器90；在激活列选择信号CSLj-1时激活的、对多比特数据Dj-1进行译码的数据译码器91；在激活列选择信号CSLj+1时激活的、对多比特数据Dj+1进行译码的数据译码器92；以及对数据译码器91与92的输出信号进行OR合成的OR电路93与94。
分别激活数据译码器90、91及92时，对供给的数据进行译码，并根据该译码结果生成输出信号。OR电路93与94为多比特电路，且按比特合成数据译码器91与92的输出信号生成控制信号φ2P<n1>与φ2N<n1>。
位线电流驱动器DVj含有在电源节点和位线BLj之间并联连接，各栅极接受来自数据译码器90的控制信号φ1P<n1>的P型沟道MIS晶体管P1n-P11；在位线BLj和接地节点之间并联连接，各栅极接受数据译码器90的输出信号φ1N<n1>的N型沟道MIS晶体管N1n-N11；在电源节点和位线BLn之间并联连接，各栅极接受OR电路93的输出信号φ2P<n1>的P型沟道MIS晶体管P2n-P21；以及在位线BLj和接地节点之间并联连接，各栅极接受来自OR电路94的控制信号φ2N<n1>的N型沟道MIS晶体管N2n-N21。
根据MIS晶体管P11-P1n与N11-N1n，对位线BLj供给对应写入数据的电流。根据MIS晶体管P21-P2n与N21-N2n，对位线BLj供给用以抵消磁场干涉的抵消电流。
MIS晶体管P21-P2n的尺寸小于MIS晶体管P11-P1n的尺寸(电流驱动力为10％至30％)，并且MIS晶体管N21-N2n的尺寸小于MIS晶体管N11-N1n(例如10％至30％左右)。
在这种图23所示的位线驱动电路BDRj的结构中，进行位线BLj的选择时，根据多比特数据Dj，MIS晶体管P11-P1n与N11-N1n选择性驱动至导通状态，且流过对应写入数据的写入数据电流。在进行相邻位线的选择时，按照传至该相邻位线的数据的抵消电流，通过将MIS晶体管P21-P2n与N21-N2n选择性驱动至导通状态来驱动。
因此，将图23所示的位线驱动电路BDRj布置在位线BLj的两侧，从而在进行多比特数据写入时，也能正确地，生成抑制磁场干涉的抵消电流，且能进行正确的多值数据的写入。
另外，在进行多比特数据写入时，对存储单元的写入磁场的操作点，在图4所示的星形特性曲线上，按每个象限布置沿易磁化轴成分彼此不同的两个操作点时，能存放四个值的数据。
并且，在上述说明中，说明了作为磁存储单元利用TMR元件的存储单元。但是，作为存储单元，只要对位线和写入字线使电流流过，且由这些电流产生的感应磁场来设定存储部分的磁化方向并存储数据的存储单元，则可应用在本发明上。
如上所述，依据本发明，根据写入数据驱动位线时，将一条以上的位线放置在中间，可对位线进行选择或在进行相邻位线选择时使抵消电流流过对应的位线，从而能确实地抑制位线之间的磁场干涉，且能正确地进行数据的写入。
以上对本发明进行了详细的说明，但这仅为例示，并不限制本发明，应清楚本发明的精神和范围仅受附加的权利要求的限制。
权利要求
1.一种半导体存储装置，其中设有矩阵状排列的多个存储单元，对应于各存储单元列配置的、各自连接对应列的存储单元的多条位线，以及对应于各所述位线配置的、各自按照写入数据将电流供给对应的位线的多个位线驱动电路；各所述位线驱动电路含有，在选择相邻列时，按照对所述相邻列的写入数据向对应的位线供给第一电流的第一驱动电路，以及在选择对应列时，按照对所述对应列的写入数据向对应的位线供给第二电流的第二驱动电路。
2.如权利要求1所述的半导体存储装置，其特征在于所述第一电流小于所述第二电流。
3.如权利要求1所述的半导体存储装置，其特征在于在选择所述相邻列时，所述第一驱动电路使所述第一电流在与所述相邻列中流动的电流相反的方向流过。
4.如权利要求1所述的半导体存储装置，其特征在于还设有根据地址信号从所述多条位线中并行选择预定数量的位线的列选择电路，所述列选择电路并行选择所述预定数量的位线，使所述预定数量的各位线之间，至少配置一条位线；还设有对所述并行选择的预定数量的位线，并行地传送各自数据的写入电路。
5.如权利要求4所述的半导体存储装置，其特征在于所述列选择电路至少设有，同时选择中间夹有一条位线的两条位线的电路；所述第一驱动电路设有，对写入数据的逻辑电平与行方向上两侧的相邻位线相一致/不相一致加以检测的检测器，以及根据给所述两侧的相邻位线的列选择信号和所述检测器的输出信号供给所述第一电流的驱动器。
6.如权利要求4所述的半导体存储装置，其特征在于所述第一驱动电路，在行方向上相邻位线被同时选中且写入数据的逻辑电平与所述相邻位线不同时，停止所述第一电流的供给。
7.如权利要求4所述的半导体存储装置，其特征在于所述第一驱动电路，在行方向上相邻位线被同时选中且写入数据的逻辑电平与所述相邻位线相同时，使所述第一电流增大。
8.如权利要求1所述的半导体存储装置，其特征在于各所述位线驱动电路中设有配置在对应的位线两侧的、工作时互补地动作以使电流彼此反向地流过对应的位线的右驱动电路和左驱动电路。
9.一种半导体存储装置，其中设有矩阵状排列的多个磁存储单元，对应于所述多个磁存储单元的列配置的、分别连接对应列的存储单元的多条位线，以及根据地址信号，从所述多个磁存储单元并行地选择预定数量的存储单元列的列选择电路，在所述预定数量的存储单元列之间至少配置一条位线；对应于各所述位线配置的、按照写入数据和来自所述列选择电路的列选择信号，向对应的位线供给电流的多个位线驱动电路。
10.如权利要求9所述的半导体存储装置，其特征在于各所述位线驱动电路设有，配置于对应的位线两侧的、工作时互补地动作以使彼此反向的电流流过对应的位线的右驱动电路和左驱动电路。
11.如权利要求9所述的半导体存储装置，其特征在于各所述位线驱动电路含有向对应的位线供给电流的抵消电路，以抵消在选择相邻列的位线时由流过该相邻列的电流产生的感应磁场给对应列的磁存储单元带来的影响。
全文摘要
当数据写入时，沿对选择位线的数据写入电流的反方向，使抵消该数据写入电流的感应磁场的抵消电流，在相邻选择位线的位线上流过。从而，在这种磁性半导体存储装置中抑制相邻列的存储单元之间的磁场干扰。
文档编号G11C11/02GK1519857SQ20031010156
公开日2004年8月11日 申请日期2003年10月8日 优先权日2003年2月3日
发明者日高秀人 申请人:株式会社瑞萨科技