专利名称：扩频时钟发生器的制作方法
技术领域：
本发明涉及一种扩频时钟发生器和产生扩频时钟的方法。
背景技术：
如图1中10所示的时钟发生器一般包括时钟源100和锁相环(PLL)102。发生器10产生通常具有方波和50％占空比的系统时钟。系统时钟用于很多不同类型的系统，例如包括存储模块14和存储控制器12的存储系统。
诸如这样的系统时钟可能是不期望的电磁干扰(EMI)源。EMI可能在电子电路中产生问题，因为它干扰了信号传输。随着技术的进步，电路可以更快地工作，这需要更快的时钟，但这反过来又产生了更多的EMI。一种减弱EMI的技术是使用扩频时钟发生器(SSCG)。将这些时钟称为扩频是因为它们的频率在不同频率上展开，由此避免在时钟边沿产生能量峰值。在一些实例中，采用下面描述的US专利中所示的PLL实现SSCG。PLL改变输入到电压控制振荡器(VCO)的电压，从而引起时钟的可变延迟。
这种方法的例子公开在1997年5月20日授权的美国专利号为5631920、2001年9月18日授权的美国专利号为5692507和2002年2月26日授权的美国专利号为6351485专利中。PLL的使用通常允许时钟周期在两个频率极限之间切换，在这两个频率极限之间来回调整时钟频率。该方法可能受到某种程度的限制，因为它只允许使用两个固定频率而不允许可编程的控制。
2002年12月31日授权的美国专利6501307公开了另一种方法。如图2所示，该方法使用两个电容器，用作由固定时钟FCLK供以时钟的计数序列器(counter-sequencer)20切换的负载。计数序列器20将第一控制信号CTL1发送到负载开关晶体管22的栅极，将第二控制信号CTL2发送到第二负载开关晶体管24的栅极。当CTL1高时，在达到输出缓冲器30的逻辑阈值之前必须由输入缓冲器28对电容器26充电和放电，由此延迟了时钟边沿。当CTL2高时，在达到输出缓冲器30的逻辑阈值之前必须由输入缓冲器28对电容器32充电和放电，由此也延迟了时钟边沿。当CTL1和CTL2都高时，两个电容器都被充电，由此进一步延迟了时钟边沿。但是，这些负载无法线性地改变以按照需要调整时钟。
通过参照附图对实施例的详细描述，使本发明的上述和其它目的、特征和优点更加明显。其中，图1示出了现有技术的存储系统的实施例。
图2示出了现有技术的扩频时钟发生器的实施例。
图3示出了与时钟发生器关联的能量脉冲的信号图。
图4示出了根据本发明的存储系统的实施例。
图5示出了采用根据本发明的扩频时钟发生器的存储系统的实施例。
图6示出了采用根据本发明的扩频时钟发生器的存储系统的另一实施例。
图7示出了根据本发明的扩频时钟发生器的实施例。
图8a-8b示出了根据本发明的延迟电路的其它实施例。
图9示出了根据本发明的用于扩频时钟发生器的控制电路的实施例。
图10示出了根据本发明的地址发生器的实施例。
图11示出了根据本发明的扩频时钟发生器的时序图。
具体实施例方式
图3示出未调制时钟信号的问题基础。来自未调制时钟的能量尖峰的振幅可能超过调制或扩频时钟信号2到18个dB。该差别产生很高电平的EMI，其可能对电子元件和诸如存储系统等系统具有负面影响。这里讨论的例子可能依赖存储系统元件和方法，但只是作为例子讨论，应当理解，本发明的实施例的应用不仅限于存储系统。
图4中示出这种系统的一个例子。时钟发生器40产生固定频率时钟FCLK，其由扩频时钟发生器(SSCG)42使用。SSCG42产生扩频时钟并由电子器件44a至44n使用。在存储系统中，器件44a-44n可以是用于存储数据的存储条或存储模块或存储器件或寄存器。
采用扩频时钟发生器的存储系统的另一实施例在图5和图6中示出。在图5中，时钟发生器90包括固定频率时钟900和锁相环902。存储模块94包括单个存储模块和扩频时钟发生器904。
图7以更具体的实施例示出SSCG。在该实施例中，SSCG42具有控制电路50、可编程延迟电路52和寄存器电路54。寄存器电路54保存编程延迟电路52的控制码。控制电路50向寄存器电路54提供地址，该寄存器电路54又向延迟电路提供控制码。这允许改变用于固定时钟FCLK的延迟周期的延迟，从而改变时钟频率以减弱周期时钟的EMI。
可编程延迟可以由很多组延迟元件中的一组实现。图8a和图8b提供了两个例子，但必须注意这些只是延迟元件的例子。本发明的实施例通常提供可以由寄存器电路提供的控制码选择的元件，从而允许精确控制扩频时钟发生器的延迟。在图8a的例子中，延迟元件是相对设置的电容器，例如NMOS和PMOS电容器。通过反相输入缓冲器60来缓冲存储固定时钟FCLK。如果FCLK信号为高，则反相的信号为低。这使得在PMOS电容器62a、62b和62c的一个接线端上出现低信号。如果用于特定元件的控制码为低，则用于该元件的PMOS电容器将提供100％的电容，使延迟等于该元件的充电时间。
例如，如果控制码CO1为低，则电容器62a提供100％的电容，其需要在信号能传送到输出反相器66之前充电。如果控制码CO1为高，则电容器62a实际上提供1/3的电容，其可能需要在信号能传送到输出反相器66之前充电。
如果时钟信号FCLK为低，则反相器60的输出为高。这使得NMOS电容器64a-64c在信号到达输出反相器66之前成为信号的线性负载。通过这种方式，可以通过控制码，结合输入时钟信号FCLK对延迟量进行编程。
图8b中示出延迟电路的另一个例子。在该实施例中的每个延迟元件都具有存取晶体管例如72a，和电容器例如74a。当特定元件的控制码为高时，存取晶体管接通并且电容器充电，由此产生延迟。例如，如果控制码CO1为高，晶体管72a接通并且电容器74a充电。这造成了从输入反相缓冲器70至输出反相缓冲器76信号传输的延迟。每个接通的附加电容器都会使电容器充电，由此增大了延迟。
图8a和8b的电容器可以都具有相同的值，或者都具有不同的值。例如，每个电容器可以具有等于一个单位延迟量的充电时间d。或者，可以控制每个电容器的充电时间，以具有二进制等效值。例如，电容器‘a’可以具有等于单位延迟量的充电时间d。电容器‘b’具有等于两倍单位延迟量的充电时间2d或d+1。电容器‘c’具有等于4倍单位延迟量的充电时间4d或d+3。
现在转向SSCG的控制电路50，图9示出一个实施例。控制电路50可以包括产生较低频率时钟DFCLK的分频器80和地址发生器82。地址发生器可以实现为状态机，在此输出的新地址信号使该状态机的状态改变到下个状态。所需的地址数可已知，因为控制码值或控制字的组合数是有限的。
例如，可能只有4个控制“字”用于激活延迟电路。可以使用4个地址1000、0100、0010和0001。用于产生地址的地址发生器在图10中示出。当施加复位信号RESET时，产生地址信号A1-A4 1000。触发生成地址信号A1产生高信号以响应置位信号SE。一旦产生地址信号A1，则无论何时触发分频时钟DFCLK都将A1信号的高数据移位到下个地址信号。这就产生了地址信号A1-A4 0100、0010和0001。在前向使能信号FCON被使能时，这些地址信号以此顺序被使能。
在激活最后一个地址A4(A1-A4 0001)之后，后向使能信号BCON被使能。该信号允许A4信号的高数据以颠倒的次序输出，即A3、A2和A1。因此，地址信号A1-A4的顺序改变为例如0010、0100和1000。开关是前向开关FSW1-FSW3或后向开关BSW1-BSW3。地址产生过程不断重复，以产生响应分频时钟DFCLK的地址信号。可以用边沿的变化来改变延迟负载的值，如将参考图11讨论的。
在图11中示出产生地址的信号的时序。复位信号初始化该过程。还示出两个时钟信号FCLK和分频时钟DFCLK。在该特定实施例中，DFCLK具有等于固定时钟一半的频率。还可以使用其它分频。
由图10所示的B2F和F2B信号产生前向控制和后向控制信号FCON和BCON。图10示出与其相关的时序信号。所产生的扩频时钟信号SSCLK具有与此关联的延迟。例如，周期T是固定时钟信号的周期加上单位延迟d。可以对添加到时钟信号的延迟单位数进行编程，以根据系统设计员的愿望来变化。在图11的例子中，周期T+1具有延迟d+1；周期T+2具有延迟d+3，周期T+1具有延迟d+4。当地址向后循环时，延迟也向后循环，如图11所示。
所示的延迟由驻留在地址A1-A4中的控制信号确定。下表示出控制信号CO1、CO2和CO3的控制“字”及其对应地址。再参考图7，可以看出向地址电路提供的地址产生将向上述延迟元件提供的特定控制码。下表示出所提供的一些控制码的示例。
该特定例子假设存在3个如图8a和8b所示的延迟元件。但是，必须注意可以使用任意数量的延迟元件，以及任意数量的控制码。此外，控制码本身的特性是可以改变的。控制码可以是延迟的二进制表示，其中延迟控制码001产生的延迟为1，而延迟控制码100产生的延迟则为4。
或者，控制码可以是同等加权的表示。控制码100的延迟可以是2。例如，下表包含了同等加权的表示。
在任何一种情况下，该代码都可以表示延迟的重复次数。
在一个实施例中，可以取消寄存器电路而将地址用作控制码。但是，这取消了一级调制，而调制可以为延迟电路的可编程性提供更大的灵活性。例如，寄存器电路可以被重新编程，或由具有不同的预定地址值的新寄存器电路代替。
假定所期望的与地址0001关联的延迟是4而不是0。由于寄存器电路与地址发生器分离，因此可以取消或重新编程具有上述控制码的现有寄存器电路。寄存器电路可以是任意类型的非易失性存储器，例如可电擦除可编程只读存储器(EEPROM)、熔丝阵列、电可编程只读存储器(EPROM)、只读存储器(ROM)等。
在对本发明实施例的原理进行图示和描述之后，本领域技术人员在不脱离这些原理的情况下可以容易地更改设置和细节。落在所附权利要求的精神和范围内的所有修改都在保护之列。
权利要求
1.一种扩频时钟发生器，包括寄存器电路，用于存储对应于预定延迟的控制码；延迟电路，用于接收具有预定位数的控制码，并将固定时钟信号延迟一段由该控制码确定的时间。
2.根据权利要求1所述的时钟发生器，还包括控制电路，用于接收所述固定时钟信号以产生寄存电路的寻址信号。
3.根据权利要求2所述的时钟发生器，所述寄存器电路包括非易失性存储器。
4.根据权利要求2所述的时钟发生器，所述控制电路包括接收所述固定时钟信号的分频器，以及接收该分频器的输出时钟信号的地址发生器。
5.根据权利要求4所述的时钟发生器，所述地址发生器包括计数器或移位寄存器。
6.根据权利要求1所述的时钟发生器，所述延迟电路包括将固定时钟信号反相的反相器，和一系列延迟元件。
7.根据权利要求6所述的时钟发生器，所述延迟电路还包括电连接到所述反相器输出端的金属氧化物半导体电容器，其中，每个电容器接收所述控制码的一位。
8.根据权利要求7所述的时钟发生器，所述电容器包括一组PMOS电容器和NMOS电容器。
9.根据权利要求7所述的时钟发生器，所述电容器包括作为第一负载的NMOS电容器，和作为第二负载的PMOS电容器。
10.根据权利要求6所述的时钟发生器，所述延迟元件包括电连接到所述控制码的各位的存取晶体管和电容器。
11.根据权利要求7所述的时钟发生器，每个电容器对于每位具有相同的电容值。
12.根据权利要求7所述的时钟发生器，每个电容器对于每位具有不同于对其它位的电容器的电容值。
13.根据权利要求1所述的时钟发生器，所述控制码还包括二进制加权值。
14.根据权利要求1所述的时钟发生器，所述控制码还包括同等加权值。
15.根据权利要求1所述的时钟发生器，所述控制码还包括对a的重复次数的表示。
16.根据权利要求15所述的时钟发生器，所述延迟单位取决于时钟信号的输入频率。
17.一种扩频时钟发生器，包括寄存器电路，用于存储控制码，每个控制码对应于一预定延迟；地址发生器，用于接收固定时钟信号以对寄存器电路进行顺序寻址；和延迟电路，用于接收控制码，并将固定时钟信号延迟一段对应于该控制码的延迟时间。
18.根据权利要求17所述的扩频时钟发生器，所述寄存器电路包括从下列元件构成的组中选择的一个熔丝阵列、只读存储器、可电擦除可编程只读存储器和电可编程只读存储器。
19.根据权利要求17所述的扩频时钟发生器，所述地址发生器包括计数器或移位寄存器。
20.一种扩频时钟发生器，包括寄存器电路，用于存储控制码，每个控制码对应于一预定延迟；地址发生器，用于对所述寄存器电路顺序寻址；延迟电路，用于接收控制码，并将固定时钟信号延迟一段对应于控制码的延迟时间；分频器，用于接收所述固定时钟信号并将第一时钟信号应用于该地址发生器。
21.根据权利要求20所述的扩频时钟发生器，所述第一时钟信号的频率低于所述固定时钟信号的频率。
22.根据权利要求20所述的扩频时钟发生器，所述控制码包括对应于不同延迟周期的二进制加权值。
23.根据权利要求20所述的扩频时钟发生器，所述控制码还包括对应于不同延迟周期的同等加权值。
24.一种方法，包括对寄存器电路进行寻址以存取控制码；用控制码控制延迟电路，以使每个控制码对应于不同的延迟级；将变化的延迟时间应用于固定时钟信号，产生随时间变化的频率的扩频时钟信号。
25.根据权利要求24所述的方法，寻址寄存器电路还包括将分频器用于固定时钟信号，以产生其频率低于固定时钟信号频率的时钟信号；以及向地址发生器提供该较低频率的时钟；以及产生用于按顺序方式寻址寄存器电路的地址。
26.根据权利要求24所述的方法，控制延迟电路还包括在延迟电路接收控制码；激活该延迟电路中对应于控制码非零位的元件。
27.根据权利要求24所述的方法，用所述控制码控制延迟电路，从而使每个控制码对应于不同的延迟级，其中，所述不同延迟级是单位延迟级的倍数。
28.一种存储系统，包括存储控制器；存储模块；包括扩频时钟发生器，包括控制电路，用于接收固定时钟信号和输出地址信号；可编程延迟电路，用于接收固定时钟信号，并输出具有可变延迟周期的第一时钟信号以响应控制码；和寄存器电路，用于接收地址信号，以存储用于可编程延迟电路的代码，并输出该控制码；和多个存储器件。
29.一种存储系统，包括存储控制器，用于接收扩频时钟信号；时钟发生器，包括时钟源，用于输出具有恒定时钟周期的第一时钟信号；锁相环，用于接收该第一时钟信号，并输出其频率高于该第一时钟信号频率的第二时钟信号；扩频时钟发生器，用于接收该第二时钟信号并输出扩频时钟信号，包括控制电路，用于接收该第二时钟信号并输出地址信号；可编程延迟电路，用于接收该第二时钟信号，并输出具有可变时钟周期的扩频时钟信号以响应控制码；和寄存器电路，用于接收地址信号，以存储用于可编程延迟电路的代码并输出该控制码；和包含多个存储器件的存储模块，用于接收扩频时钟信号。
全文摘要
本发明涉及一种扩频时钟发生器，其包括非易失性存储器以存储对应于预定延迟的控制码。延迟电路接收具有预定位数的控制码，这些控制码位确定延迟固定时钟信号一段时间的延迟量。该延迟降低了由周期性时钟信号引起的电磁干扰。
文档编号G11C7/22GK1599246SQ20041006879
公开日2005年3月23日 申请日期2004年9月7日 优先权日2003年9月8日
发明者金圭现, 郑会柱 申请人:三星电子株式会社