专利名称：电阻存储器的ac感测的制作方法
技术领域：
本发明涉及电阻存储装置，更具体地说，涉及用于可编程接触式随机存取存储器(PCRAM)装置的读出/感测电路。
背景技术：
集成电路设计人员一直在寻找理想的半导体存储器，即可以随机存取、能非常快速写入和读出、非易失性、但却可无限改变且耗电很少的一种器件。可编程接触式随机存取存储器(PCRAM)技术已日益被视为能提供所有这些优点。
数字存储器广泛用于计算机、计算机系统组件以及计算机处理系统。电阻存储器基于存储元件或存储单元的电阻以位或二进制数字形式例如“0”和“1”来存储数字信息。电阻存储装置配置成阵列，其中电阻元件或单元位于行线(字线)和列线(数字线或位线)的相交处。为了读出或感测存储单元的状态，首先需要通过选择在所需存储元件相交处的列线和行线来选择所需的存储单元。一旦隔离开所需的存储元件，然后通过在该单元上加读出电压，来检测该存储单元的电阻，从而确定该存储单元的逻辑状态，就可读出所选的存储单元。
对于二进制逻辑状态的感测，不必知道存储单元电阻的绝对大小，只须知道存储单元的电阻是高于还是低于在逻辑1或逻辑0电阻值之间的阈值即可。虽然如此，但感测PCRAM存储元件的逻辑状态还是很困难，因为PCRAM器件的技术强加了许多制约。
发明内容
本发明提供使用交流(AC)读出电阻存储元件状态的实施例。用AC读出电阻存储元件的状态避免了重新编程或擦除存储元件。
从结合附图提供的以下详细说明中可以更清楚地理解本发明的这些和其它特征和优点，附图包括图1示出部分可编程接触式随机存取存储器(PCRAM)装置；图2A以简化的方框图形式示出图1中PCRAM装置的AC感测电路和其它组件；图2B更详细地示出图2A中组件的示意性电路图；图3是由图2B中的时钟/控制电路提供的信号定时图；以及图4示出包括根据本发明示范实施例存储装置的数字处理系统。
具体实施例方式
基于对编程(写入或擦除)电压或电流作出响应的材料电阻改变的存储位大有希望用于非易失性存储器。这些电阻存储位(mbits)中的一些如果反复被读出，由于反复施加小电流来感测/读出该装置，则其显示出在生存性方面的改变。由于它失去了生存性，存储位就不容易被编程或擦除，且可能甚至保持在一个逻辑状态。
电阻存储位可以模拟为电阻器。在常规的直流(DC)读出/感测电路中，将电流加到存储位上并测量电压，或将电压加到存储位上并测量电流。
图1示出部分PCRAM装置，它包括排列在列线(位线/数字线)20a-20d和行线(字线)15a-15d的相交处的电阻存储单元(存储位)阵列9。此外，阵列9包括分别与位线20a、20b、20c和20d配对的单元板(cellplate)线22a、22b、22c和22d。
图中示出两个示范存储单元10a和10b。存储单元10a由行线15b和数字线20b以及单元板线22b寻址。存储单元10b由行线15c和线20b寻址。存储单元10a和10b各包括一个存取晶体管25和串联在位线20b和单元板线22b之间的可编程电阻元件30。位线20b和单元板线22b类似地连接到阵列9的同一列的所有单元。在以下讨论中，参阅示范存储单元10a对本发明的示范实施例进行说明。
根据本发明的示范实施例，位线20a、20b、20c和20d各连接到各自的AC感测电路35，并可实现为如图2A和2B所示或具有其它适合的组件。如果需要，阵列9及其外围电路可全部集成在单个集成电路中。
图2A以简化方框图形式示出存储装置8的AC感测电路35的示范实施例以及其它组件。AC感测电路35包括开关电路110和比较电路115。存储装置8还包括时钟/控制电路105，它通过字线15b连接到存储元件10a，再连接到开关电路110。存储单元10a还通过位线20b和单元板线22b连接到开关电路110。
时钟/控制电路105接收源时钟信号120，并向开关电路110提供单元板计数信号135和位计数信号130。时钟/控制电路105还提供字线15b上的信号。
字线15b上的信号由存储单元10a和同一行的其它单元接收。每行字线上的信号用作控制信号，以控制何时对该行的所有单元进行感测操作。一行字线上的高脉冲导通每个单元的晶体管25，提供通过电阻元件30的导电通路。
对信号130和135作出响应，开关电路110通过两条信号线122向比较电路115提供两个信号。在对信号之间进行比较的任何时间点，在线125上，一条信号线122处于电源电压Vcc，而另一条所处的电压则取决于电阻元件30。通过电阻元件30的信号在读出操作期间交变极性。
图2B示出图2A所示组件的更详细的示范实施例。图示开关电路110包括分别由信号135、130控制的PMOS晶体管45、50。单元板线22b和位线20b各通过各自的晶体管45、50连接到电源电压Vcc。
时钟/控制电路105包括单元板计数器60、位计数器65、“异或”(XOR)门80和两个反相器70、75。源时钟信号被提供到单元板计数器60和位线计数器65。单元板计数器60将其输出提供到反相器70和XOR门80。位线计数器65同样将其输出提供到反相器75和XOR门80。而XOR门80则调制字线15b上的信号，以控制何时导通晶体管25。反相器70和75分别提供信号135和130。
比较电路115包括反相器85、CMOS多路复用器90、95以及开关电容器感测放大器100。来自反相器70的信号135加到晶体管45的栅极和反相器85上。来自反相器70的信号135还作为控制信号加到每个CMOS多路复用器90和95上，反相器85的输出也是如此。反相器75的输出加到晶体管50的栅极上。当晶体管45因信号135走低而导通时，它将单元板线22b拉到Vcc；当晶体管50因信号130走低而导通时，它将位线20b拉到Vcc。
线122将位线20b和单元板线22b连接到两个CMOS多路复周器90、95。CMOS多路复用器90、95可以是常规的四晶体管多路复用器，每个多路复用器有五个端子(两个输入端子、两个控制端子和一个输出端子)。CMOS多路复用器90、95将基于信号135和反相器75的输出各从线122选择一个输入作为其输出。当信号135为低时，CMOS多路复用器(MUX)95提供来自位线20b的信号，而MUX 90提供来自晶体管45的Vcc；当信号135为高时，MUX 90提供来自晶体管50的Vcc，而MUX 95提供来自单元板22b的信号。结果，MUX 95总是提供来自存储单元10a的感测信号，而MUX 90总是提供Vcc作为参考电压。
CMOS多路复用器90、95的输出加到开关电容器感测放大器100上。开关电容器感测放大器100是一个电流输入放大器，它对其端子上的小量正或负电流很敏感，并将此电流与阈值相比较。阈值设置为使开关电容器感测放大器100的输出对应于连接到位线20b和单元板线22b的特定存储单元例如存储单元10a的逻辑状态。每一列线或位线都有一个开关电容器感测放大器100，但在字线的控制下，每个仅读出一行的单元。
图2A和2B仅示出单个单元。存储装置具有排列成行和列的多个存储元件。本发明的电路旨在适于存储装置。当适于用在存储装置时，为每一列使用单一的控制电路，并有附加的选择逻辑和存取装置(未示出)。就是说，XOR门是一个“可使能的”XOR门，可由字线解码电路使能。多个计数器有利地堆叠在行方向上，每一列有一组计数器或每个芯片有一组计数器。同样，每一列有一个比较电路较为有利。开关电路最好具有附加多路复用器和存储装置一起使用。
图3是图2B中来自电路105的信号的定时图。当字线15b上的信号走高时，晶体管25导通。在字线15b走高的第一瞬间，单元板计数信号135为高，且位计数信号130为低。在字线15b走高的下一瞬间，单元板计数信号135为低，且位计数信号130为高。于是读出周期在通过电阻30的电流方向上交变。然而，在开关电容器感测放大器100提供输出位之前，比较电路115有效地整流了该交流。应理解到，位计数信号和单元板计数信号之间的关系是6∶2或3∶1，且对于单元板计数信号135的每对转变(上升沿和下降沿)都有位计数信号130的四个时钟转变(上升沿和下降沿)。就是说，单元板计数信号135是(输入)时钟信号除以6，且位计数信号130是时钟信号除以2。
XOR门80(图2B)确保，当单元板计数信号135为高且位计数信号130为低时，或当单元板计数信号135为低且位计数信号130为高时，字线15b上的信号为高。当信号135为低且字线15b为高时，电流从晶体管45通过电阻元件30和CMOS多路复用器95流到开关电容器感测放大器100。当信号130为低且字线15b为高时，电流从晶体管50通过电阻元件30和CMOS多路复用器90流到开关电容器感测放大器100。
对于电阻存储单元采用AC感测的优点之一是，延长了存储装置的存储单元的生存性。用AC读出存储元件/单元的状态避免了重新编程或部分擦除存储元件。
已利用PMOS晶体管对本发明作了说明，但也可使用NMOS晶体管来实现本发明。控制信号是作为时钟信号加以说明的，单元板线和位线与时钟信号彼此都有某种关系。这些控制信号可以是任何其它形式或关系，只要它们的作用如上所述能控制存储单元并选通开关电路中的晶体管即可。本发明的控制电路、开关电路以及比较电路可以用移到另一电路中的单独组件来实现，只要能实现所需功能性即可。例如，控制电路的反相器可以考虑为开关电路的一部分。比较电路的反相器和多路复用器也可以考虑为开关电路的一部分。
图4示出示范性数字处理系统500，它具有组件508，其利用了采用以上结合图1-3所公开的本发明感测电路35的存储装置8。处理系统500包括一个或多个处理器501，这些处理器连接到局部总线504。存储器控制器502和主总线桥503也连接到局部总线504。处理系统500可包括多个存储器控制器502和/或多个主总线桥503。存储器控制器502和主总线桥503可集成为单个装置506。
存储器控制器502还连接到一条或多条存储器总线507。每条存储器总线接受存储器组件508，存储器组件508包括至少一个有感测电路35的存储装置8。每个存储器组件508可以是一个存储卡或一个存储器模块。存储器模块的实例包括单列直插式存储器模块(SIMM)以及双列直插式存储器模块(DIMM)。存储器组件508可包括一个或多个附加装置。存储器控制器502也可连接到高速缓冲存储器505。高速缓冲存储器505可以是处理系统中的唯一高速缓冲存储器。备选的是，其它装置例如处理器501也可包括高速缓冲存储器，其可与高速缓冲存储器505形成高速缓冲分级结构。如果处理系统500包括外设或者是总线主控制器或支持直接存储器存取(DMA)的控制器，则存储器控制器502可实现高速缓冲相干协议。如果存储器控制器502连接到多条存储器总线507，则每条存储器总线507都可以并行操作，或者可将不同的地址范围映射到不同的存储器总线507。
主总线桥503连接到至少一个外围总线510。各种装置例如外设或附加总线桥可以连接到外围总线510。这些装置可包括存储控制器511、各式各样的I/O装置514、次级总线桥515、多媒体处理器518以及传统装置接口520。主总线桥503还可连接到一个或多个专用高速端口522。例如在个人计算机中，专用端口可以是加速图形端口(AGP)，用于将高性能视频卡连接到处理系统500上。
存储控制器511通过存储总线512将一个或多个储存装置513连接到外围总线510。例如，存储控制器511可以是一个SCSI控制器，而储存装置513可以是SCSI盘。I/O装置514可以是任何种类的外设。例如，I/O装置514可以是局域网接口，例如以太网卡。次级总线桥可用来使附加装置通过另一总线与处理系统对接。例如，次级总线桥可以是通用串行端口(USB)控制器，该控制器用于通过它将USB装置517连接到处理系统500。多媒体处理器518可以是声卡、视频捕获卡、或任何其它类型的媒体接口，它还可连接到一个附加装置，例如扬声器519。传统装置接口520用来将传统装置521，例如老式键盘和鼠标，连接到处理系统500。
图4所示处理系统500只是本发明可与之使用的示范处理系统。虽然图4示出的处理体系结构特别适用于通用计算机，例如个人计算机或工作站，但应认识到，可以作出众所周知的改动，以将处理系统500配置成更适于用在各种应用中。例如，需要进行处理的许多电子装置可以使用依靠连接到存储器组件508的CPU 501的较简单体系结构来实现。这些电子装置可包括但不限于音频/视频处理器和记录器、游戏操纵台、数字电视机、有线或无线电话、导航装置(包括基于全球定位系统(GPS)和/或惯性导航的系统)以及数码相机和/或记录器。这些改动可包括例如去掉不必要的组件、添加专用装置或电路和/或集成多个装置。
虽然在上述图示和说明中已对本发明作了说明，但应理解，这些都是本发明的范例，并不应认为是限制性的。虽然已就PCRAM对本发明作了说明，但本发明不限于此，而是适用于例如磁性电阻随机存取存储器(MRAM)PCRAM以及在不同电平感测信号的其它电路。在不背离本发明的精神或范围的前提下，可以作添加、删除、替代以及其它改动。所以，本发明不应认为局限于以上说明，而是仅受所附权利要求书范围的限制。
权利要求
1.一种用于感测存储单元逻辑状态的设备，包括控制电路，它向所述存储单元提供控制信号，所述控制信号控制何时感测所述存储单元；开关电路，它接收由所述控制电路提供的单元板计数信号和位计数信号，所述开关电路还接收来自所述存储单元的单元板线信号和位线信号，所述开关电路产生第一输出信号和第二输出信号，其中所述第一输出信号和所述第二输出信号中之一处于电源电压，且所述第一输出信号和所述第二输出信号中的另一信号随每个感测操作而交变极性；以及比较电路，它接收所述第一和第二输出信号并输出对应于所述存储单元逻辑状态的信号。
2.如权利要求1所述的设备，其中所述控制电路包括单元板计数器，它产生所述单元板计数信号；数字计数器，它产生所述位计数信号；以及“异或”(XOR)门，它产生所述控制信号。
3.如权利要求2所述的设备，其中所述控制电路包括第一反相器，用于接收所述单元板计数和产生反相单元板计数信号，并将所述反相单元板计数信号施加到所述开关电路；以及第二反相器，用于接收所述位计数信号和产生反相位计数信号，并将所述反相位计数信号施加到所述开关电路。
4.如权利要求3所述的设备，其中所述比较电路还包括第三反相器，用于接收所述反相单元板计数信号并产生反相信号；第一多路复用器，用于接收所述反相信号、所述反相单元板计数信号、所述第一输出信号以及所述第二输出信号，所述第一多路复用器产生第三输出信号；第二多路复用器，用于接收所述反相信号、所述反相单元板计数信号、所述第一输出信号以及所述第二输出信号，所述第二多路复用器产生第四输出信号；以及开关电容器感测放大器，用于选择所述第一输出信号和所述第二输出信号其中之一，所述选择的所述第一输出信号和所述第二输出信号其中之一对应于所述存储单元的所述逻辑状态。
5.如权利要求1所述的设备，其中所述比较电路包括开关电容器感测放大器，所述开关电容器感测放大器用于选择所述第一输出信号和所述第二输出信号其中之一，所述选择的所述第一输出信号和所述第二输出信号其中之一对应于所述存储单元的所述逻辑状态。
6.如权利要求1所述的设备，其中所述开关电路包括第一反相器，用于接收所述单元板计数和产生反相单元板计数信号，并将所述反相单元板计数信号施加到所述开关电路；第二反相器，用于接收所述位计数信号和产生反相位计数信号，并将所述反相位计数信号施加到所述开关电路；第三反相器，用于接收所述反相单元板计数信号并产生反相信号；第一多路复用器，用于接收所述反相信号、所述反相单元板计数信号、所述第一输出信号以及所述第二输出信号，所述第一多路复用器产生第三输出信号；以及第二多路复用器，用于接收所述反相信号、所述反相单元板计数信号、所述第一输出信号以及所述第二输出信号，所述第二多路复用器产生第四输出信号。
7.一种电阻存储单元，包括存储元件，它至少具有两个电阻状态；以及第一连线和第二连线，分别连接到第一和第二感测线，所述存储元件串联在所述第一连线和所述第二连线之间，并能够将感测电流交替地从所述第一感测线传导到所述第二感测线以及从所述第二感测线传导到所述第一感测线。
8.如权利要求7所述的电阻存储单元，其中所述存储元件是可编程接触式随机存取存储器(PCRAM)元件。
9.如权利要求7所述的电阻存储单元，还包括与所述存储元件串联的开关元件，所述开关元件控制所述存储元件的感测。
10.一种用于电阻存储单元的感测电路，包括第一和第二感测线，二者之间连接一个具有至少两个电阻存储状态的存储元件；开关电路，它将感测电流通过所述存储元件交替地从所述第一感测线提供到所述第二感测线以及从所述第二感测线提供到所述第一感测线；以及输出电路，它接收所述感测电流，并作为响应，提供指示所述存储元件的电阻状态的输出信号。
11.一种存储装置，包括存储单元阵列；单元板线，在所述存储单元阵列上共用；以及用于感测所述存储单元之一的逻辑状态的设备，所述设备包括第一和第二感测线，二者之间连接一个具有至少两个电阻存储状态的存储元件；开关电路，它将感测电流通过所述存储元件交替地从所述第一感测线提供到所述第二感测线以及从所述第二感测线提供到所述第一感测线；以及输出电路，它接收所述感测电流，并作为响应，提供指示所述存储元件的电阻状态的输出信号。
12.一种处理系统，包括处理器；以及存储装置，它通过总线连接到所述处理器，所述存储装置包括存储单元阵列；单元板线，在所述存储单元阵列上共用；以及用于感测所述存储单元之一的逻辑状态的设备，所述设备包括第一和第二感测线，二者之间连接一个具有至少两个电阻存储状态的存储元件；开关电路，它将感测电流通过所述存储元件交替地从所述第一感测线提供到所述第二感测线以及从所述第二感测线提供到所述第一感测线；以及输出电路，它接收所述感测电流，并作为响应，提供指示所述存储元件的电阻状态的输出信号。
13.一种集成电路，包括存储装置，所述存储装置包括存储单元阵列；单元板线，在所述存储单元阵列上共用；以及用于感测所述存储单元之一的逻辑状态的设备，所述设备包括第一和第二感测线，二者之间连接一个具有至少两个电阻存储状态的存储元件；开关电路，它将感测电流通过所述存储元件交替地从所述第一感测线提供到所述第二感测线以及从所述第二感测线提供到所述第一感测线；以及输出电路，它接收所述感测电流，并作为响应，提供指示所述存储元件的电阻状态的输出信号。
14.一种感测电阻存储元件的电阻状态的方法，所述方法包括通过所述存储元件在第一方向和第二相反方向上交替地提供感测电流；以及对所述感测电流作出响应，提供指示所述存储元件的电阻状态的输出信号。
15.一种用于感测存储单元逻辑状态的方法，所述方法包括接收来自时钟源的时钟信号；产生单元板计数信号；产生反相单元板计数信号；向比较电路施加所述单元板计数信号、所述反相单元板计数信号、基于所述存储单元的单元板线的第一信号、基于所述存储单元的位线的第二信号，以产生对应于所述存储单元所述逻辑状态的信号。
16.如权利要求15所述的方法，还包括产生位计数信号；以及基于所述单元板计数和所述数字计数产生控制信号，所述控制信号施加到所述存储单元，以控制何时发生感测。
17.如权利要求16所述的方法，还包括产生反相位计数信号；将所述反相单元板计数信号施加到第一晶体管的栅极，所述第一晶体管连接到所述存储单元的所述单元板线；将所述反相位计数信号施加到第二晶体管的栅极，所述第二晶体管连接到所述存储单元的所述位线；产生所述第一信号；以及产生所述第二信号。
18.一种处理系统，包括处理器；以及存储装置，它通过总线连接到所述处理器，所述存储装置包括存储单元阵列；单元板线，在所述存储单元阵列上共用；以及用于感测存储单元逻辑状态的设备，包括控制电路，它提供控制信号，所述控制信号控制何时感测所述存储单元；开关电路，它接收由所述控制电路提供的单元板计数信号和位计数信号，所述开关电路还接收来自所述存储单元的单元板线信号和位线信号，所述开关电路产生第一输出信号和第二输出信号，其中所述第一输出信号和所述第二输出信号中之一处于电源电压，且所述第一输出信号和所述第二输出信号中的另一信号随每个感测操作而交变极性；以及比较电路，它接收所述第一和第二输出信号并输出对应于所述存储单元的逻辑状态的信号。
全文摘要
使用交流感测具有电阻存储元件的存储单元的逻辑状态。存储元件可以在阵列中，且存储装置可包括该阵列和用于读出或感测阵列中每个存储单元的外围电路。外围电路可包括时钟/控制电路，它提供控制信号，该信号控制何时感测一行存储单元；开关电路，用于接收由时钟/控制电路提供的单元板计数信号和位计数信号、来自存储元件的单元板线信号和位线信号，开关电路产生第一输出信号和第二输出信号，其中第一输出信号和第二输出信号中之一处于电源电压，而第一输出信号和第二输出信号中的另一信号随每个感测操作交变极性；以及比较电路，它接收第一输出信号和第二输出信号，并输出一个对应于存储单元逻辑状态的信号。
文档编号G11C13/02GK1890752SQ200480035888
公开日2007年1月3日 申请日期2004年10月6日 优先权日2003年10月9日
发明者T·W·沃谢尔 申请人:微米技术有限公司