专利名称：电子电路的制作方法
技术领域：
本发明通常涉及具有不同电路单元的电子电路装置，尤其涉及包含易失性存储单元和非易失性存储单元并在所谓的多芯片装置中形成的电路装置。
背景技术：
在诸如存储芯片(例如DRAM、动态随机存取存储器)的大规模集成电路单元的制造上，出现的问题是不能在充足的产量下以一种无缺陷的方式生产它们。为了解决这个问题，在常规制造方法中，为这种类型的存储芯片提供冗余存储单元区域。
在晶片上制造存储芯片的过程中，进行多种功能测试，其中识别有缺陷的或者“边缘的”(处于临界操作状态的)存储单元。在常规方法中，为这一目的，将待检验的电路装置与外部测试系统相连接，确定有缺陷的存储单元的地址。在这些数据的基础上计算出修复方案，包括决定哪个有缺陷的单元将由哪条冗余线修复。与依照现有技术的方法相一致，在这种情况下确定的修复信息必须单独地存储，这就是说在存储模块中采用“非易失方式”是为了随时将信息保存在存储单元阵列中，并为了每次整个电路装置重新开始工作(加电)时，那些针对被检测为有缺陷的地址的存取可以转移到功能性冗余存储元件。
因此，在电路装置中，问题在于存储这种类型的修复信息。这种类型的修复信息项通常由所谓的激光熔丝施加或存储在电路装置中。这些本质上是金属或多晶硅网，该金属或多晶硅网在制造中能够被高能激光辐射切断，从而在所有情况下表示逻辑“0”或逻辑“1”。
不利因素在于修复信息的这种存储只能当存储模块可自由存取的时候(也就是说，当整个电路装置还没有位于壳体中的时候)执行。一旦电路装置被组装进壳体，则所谓的激光熔丝将不再适合进行存取。
这产生显著的缺点是，当整个电路装置被封装进壳体之后，例如在功能测试中由测试系统检测到的所有缺陷都不能被修复。
为了解决这个问题，现有技术提出使用所谓的电熔丝(electricalfuse)或反熔丝(antifuse)。这些是可通过施加高电压或者流过大电流而编程的非易失性存储元件。
尽管如此，这种电熔丝的一个显著缺点就是它们在电子电路装置上需要很大的空间。这包括例如产生高电压的发生器、熔丝的寻址逻辑等部件。
此外，不适合之处在于，这种类型的电熔丝导致整个电路装置、特别是存在于电路装置中的易失性存储器的制造工艺变得更为复杂，并由此导致成本更昂贵。因此，这产生为了提供电熔丝(e-fuse)而需要额外处理步骤的结果。因为存在于电路装置中的易失性存储器(特别是DRAM)是大量生产的产品，所以由于提供额外的电熔丝而增加制造成本是非常不利的。
发明内容
本发明的目的在于提供一种电路装置，其中被检测为有缺陷的易失性存储单元在封装进壳体之后可以被修复，而不增加整个电路装置的空间需求和成本。
为实现该目的，本发明提供一种电子电路装置，包括a)易失性存储单元；b)非易失性存储单元；以及c)连接易失性存储单元和非易失性存储单元的连接装置，该易失性存储单元和非易失性存储单元作为单独的电路芯片形成，有关易失性存储单元的修复信息项被存储在非易失性存储单元中。
本发明的一个本质上的概念在于，作为单独的电路芯片或单独的电子模块而形成电路装置中的易失性存储单元和非易失性存储单元，有关易失性存储单元的修复信息项存储在非易失性存储单元中。
需要存储的修复信息实质上由有缺陷的存储元件的地址组成，这种类型的修复信息项现在存储在外部，在分离的(非易失性)存储芯片上，而不是在易失性存储部件(例如DRAM)本身上。在一种有利的方式中，半导体存储器越来越多地被提供成所谓的多芯片封装(MCP)，其中至少两个管芯(电路芯片)容纳在公共的封装(壳体)之中。在这种情况下，诸如闪速存储单元的非易失性存储单元和通常的易失性存储单元(例如SRAM或伪SRAM)的组合是非常简单和普遍的。
这带来的好处是，将多个电路单元组合在公共的封装壳体中导致结构尺寸小，从而降低空间需求。
此外，这带来的好处还在于，各个易失性存储单元固定且明确地连接到相应的非易失性存储单元，所以后者也可潜在地用于存储由易失性存储单元存取的信息项。
易失性存储单元可以是动态随机存取存储器。
有利的是，用电连接的方式、例如绑线的方式形成易失性存储单元与非易失性存储单元的电连接的连接装置。
在发明装置的限制方案中，提供连接装置作为提供易失性存储单元与非易失性存储单元的无线连接的装置。该连接装置优选由射频收发器组成。
连接装置可以借助光学收发器提供易失性存储单元与非易失性存储单元的光学连接。
在单独的电路芯片(壳体)中可以容纳非易失性存储单元和至少两个易失性存储单元。以这种方式，在易失性存储单元被封装进壳体之后，电子电路装置提供永久消除易失性存储单元中的缺陷的可能性，而不增加整个电路装置的总体空间要求和制造成本。
图1是本发明电路装置的第一示例性实施例的总框图，其中易失性存储单元与非易失性存储单元容纳在公共的壳体中；图2是说明易失性存储单元和非易失性存储单元之间直接通过信号线的测试顺序的流程图；
图3是一个示意性的流程图，说明根据本发明又一优选示例性实施例的多芯片电路装置的初始化过程；以及图4是又一示例性实施例，说明非易失性存储单元和易失性存储单元之间通过存储控制器进行的信息交换。
在附图中，同样的参考标记指示同样的或功能相同的部件或者步骤具体实施方式
图1说明了依照本发明一个优选示例性实施例的电子电路装置的块图。易失性存储单元100和非易失性存储单元200都容纳在一个公共的壳体303中。尽管本发明不限于此，但示出了连接装置300，其由电导体轨线(conductor track)组成，并在易失性存储单元100和非易失性存储单元200之间提供电连接。
在这种情况下，公共连接区域305既提供易失性存储单元100和非易失性存储单元200之间的连接，又通过公共连接单元304提供与外部电路单元(未示出)的可能的外部连接。
与外部电路单元的可能连接并不是绝对必需的。如果不需要这种功能，则也可能只将两个存储单元100与200互相连接。
而且，提供具有第一连接单元101的第一连接区域102，非易失性存储单元200通过第一连接单元101可以连接到外部电路单元(未示出)。
第二连接区域202具有第二连接单元201，易失性存储单元100通过第二连接单元201可以连接到外部电路单元(未示出)。根据本发明的电路装置的本质优点在于易失性存储单元100和非易失性存储单元200容纳在一个公共的壳体303中，关于易失性存储单元100的修复信息项能够永久地存储在非易失性存储单元200中。
应当指出，多于一个的易失性存储单元100和/或多于一个的非易失性存储单元200可以设置在壳体303中，虽然没有在图中示出。
在根据图1的电子电路装置的制造中，优势在于至少在每个情况下一个易失性存储器(易失性存储单元100)固定且明确地连接或分配到非易失性存储器(非易失性存储单元200)，这样非易失性存储单元200也可以潜在地用于存储由易失性存储单元100存取的信息。
在这种类型的多芯片产品的制造过程中，最终的电子功能测试是不可避免的。在这种最终测试步骤的情况下，合格率是关键的，因为首先是包含在多芯片封装(多芯片壳体)中的各个模块的失效概率增加，其次是多芯片产品的价格比相应的各个模块(指易失性存储单元100和非易失性存储单元200)的价格明显更高。根据本发明的装置因此有利地克服了现有技术的缺点，也就是说它能够修复组装进壳体303之后的有缺陷的各个模块(易失性存储单元100)。
依照本发明，关于在易失性存储单元的最终功能测试中被检测为有缺陷的地址的信息项存储在位于同一个壳体303中的非易失性存储单元200中。
在壳体303中，连接装置300通常由通向对应的焊接区(bonding pad)的接合线形成。在开启(启动、加电)之后，易失性存储单元(DRAM)的寻址逻辑必须在对易失性存储单元的第一次读或写的存取生效之前从非易失性存储单元200中读取有缺陷的存储元件的地址。
本领域一般技术人员知道怎样执行冗余地址的内部实现，因此下面省略对此的解释。修复信息是通过例如易失性存储单元100和非易失性存储单元200之间的串联连接300而提供的。
图2示出了一个示意性的流程图，表示在测试基于多芯片产品的电子电路装置的过程中测试流程的基本步骤。这示出了测试流程(基于本发明的方法的优点)，测试流程能够使最终功能测试之后(也就是说在易失性存储单元100和非易失性存储单元200被组装进一个公共的壳体303之后)的修复成为可能。
在步骤S201进行晶片级的非易失性存储单元200的测试。同时，可以在步骤S202进行晶片级的易失性存储单元(例如DRAM)的测试。如果易失性存储单元100有缺陷，则后续步骤S203通常包括借助于例如常规的激光熔丝对易失性存储单元100进行常规的修复。最终，组合易失性存储单元100和非易失性存储单元200以设置在单独的壳体303中(见图1)(步骤S204)。
接着在步骤S205对以多芯片封装(多芯片壳体)的形式设置的电子电路装置进行功能测试。对非易失性存储单元200和易失性存储单元100同时进行这种类型的功能测试。步骤S207用于记录关于有缺陷地址的信息项，在步骤S209计算修复方案。在步骤S208，将这种类型的修复的地址返回给电子电路装置，修复信息存储在非易失性存储单元200中(步骤S206)。
因此，根据本发明的方法使得能够在整个电子电路装置的最终功能测试之后提供修复。这提供了优点，具体地，对作为易失性存储器而提供的易失性存储单元的修复在封装进壳体303之后也成为可能，从而也提供了改进的合格率的优点。因此，这进一步有利地导致降低易失性存储器在技术上和电路上的费用，因为能够通过存储在非易失性存储单元200中的信息消除可能发生的缺陷。因此，依照本发明的电路装置有一个优点是具有比现有技术的电路装置制造更低的生产成本。
图3示出了一个流程图，说明了将存储在非易失性存储单元200中的信息传送到易失性存储单元100的示意性顺序。此处，参考标记401的箭头方向指示时间的流逝，用虚线的双箭头标出的时间段表示初始化时间段。
在步骤S301，外部电源电压供应给包括非易失性存储单元200和易失性存储单元100的电子电路装置。在随后的步骤S302，两个电路部分(非易失性存储单元200和易失性存储单元100)的电压网(voltage network)稳定在它们的额定电压。以这种方式，逻辑/状态机已经准备好，并且设置芯片就绪信号。步骤S303规定易失性存储单元100通过图1所示的连接装置300请求修复信息项。最终，非易失性存储单元200以任意协议将修复信息传送到易失性存储单元100(步骤S304)，在随后的步骤S305，易失性存储单元100(DRAM)解码该协议并读取修复信息(也就是有缺陷的存储元件的地址)。利用修复信息将冗余电路初始化。初始化时间段402就这样过去了，并且包含从上述步骤S301开始到步骤S305结束的一段时间。在随后的步骤S306，提供多芯片封装用于写入和读取操作步骤并且有可能进行第一位用户的存取。图3中所示的步骤S307表示关于整个电子电路装置操作的随后操作步骤。这些对于本发明来说不是重要的内容因此在下文不进行更详细地介绍。
应当指出，尽管在附图中没有说明，但是非易失性存储单元200需要执行上述步骤S304的内部逻辑，该逻辑(i)“听”外部的询问；(ii)产生内部地址以访问包括修复信息的存储器区域；(iii)将信息转化为合适的协议；并且(iv)控制用于传输的OCD。
应当指出，在整个电路为了具体的应用而启动之前，初始化时间段402当中是不允许负脉冲信号的。
图4示出了根据本发明的连接装置300的又一实施例。在图4所示的情况下，并不是在非易失性存储单元200和易失性存储单元100之间直接传送修复信息项，而是通过外部存储控制器306。在这种情况下，存储控制器306或是它所基于的微控制器，必须依靠软件来控制相应的传送。尤其是，该第二实施例的优点在于，不像本发明的第一个实施例，对非易失性存储单元200没有特别的要求。
另一方面，图4所示的本发明的第二实施例的一个缺点在于，必须提供与多芯片封装的制造相分离地对控制器306或所述存储控制器306的软件的一些适应性调整，这使得全部的实现变得更加困难，并且从用户的角度来看，影响在于如果厂商发生改变，则对固件的一些适应性调整是必需的。图4所示的存储控制器306是由处理装置302通过接口单元301驱动的。
应当指出，图1示出的用于连接易失性存储单元100和非易失性存储单元200(NVM)的连接装置300不只是依靠导体轨线提供电连接，也可以提供无线连接。这种类型的无线连接装置300优选包括易失性存储单元100到非易失性存储单元200(NVM)的无线连接，提供射频收发器。
还有可能提供光学连接装置作为连接易失性存储单元100到非易失性存储单元200的连接装置，在易失性存储单元100和非易失性存储单元200上都提供光学收发器。
根据应用，有利的是，在单独的电路芯片303或单独的电子模块中组合非易失性存储单元200与多于一个的易失性存储单元100，那样非易失性存储单元200将存储至少两个易失性存储单元100的修复信息项。
尽管本领域技术人员可以提出修改和变化，但是发明人意图是在以说明书为基础的专利内包含他们对现有技术的贡献范围内合理且适当地提出的变化和修改。
权利要求
1.一种电子电路，包括易失性存储单元和非易失性存储单元，所述非易失性存储单元存储有关所述易失性存储单元的修复信息，并且由连接装置与所述易失性存储单元连接；所述易失性单元和所述非易失性单元作为单独的电子模块而形成。
2.如权利要求1所述的装置，其中所述易失性存储单元是动态随机存取存储器。
3.如权利要求1所述的装置，其中所述连接装置借助于导体轨线提供所述易失性存储单元和所述非易失性存储单元之间的电连接。
4.如权利要求1所述的装置，其中所述连接装置借助于射频收发器提供所述易失性存储单元和所述非易失性存储单元之间的无线连接。
5.如权利要求1所述的装置，其中所述连接装置借助于光学收发器提供所述易失性存储单元和所述非易失性存储单元之间的光学连接。
6.如权利要求1所述的装置，其中在单独的电路芯片上将所述非易失性存储单元与至少两个所述易失性存储单元组合在一起。
全文摘要
一种电子电路，包括易失性存储单元和非易失性存储单元，其中非易失性存储单元存储有关易失性存储单元的修复信息。该非易失性存储单元和易失性存储单元由连接装置连接在一起，并形成单独的电路模块。
文档编号G11C7/00GK1832030SQ200510023039
公开日2006年9月13日 申请日期2005年11月12日 优先权日2004年11月12日
发明者C·奥尔霍夫, H·－C·奥斯滕多夫, S·戈尔默 申请人:因芬尼昂技术股份公司