专利名称：以比值为状态导向的存储方式及电路的制作方法
技术领域：
本发明属于电编写存储单元和阵列设计技术领域。具体涉及一种独特的多态存储方式及其相关电路。这种存储方式，基于一种特定的、具有编写为多种电阻值(或电荷值等)能力的元器件，例如相变存储器中的相变电阻，以及铁电存储器中的金属-铁电-绝缘体-半导体结构等。
背景技术：
目前计算机上所使用的存储器主要有3种，一种是大容量、慢速、非挥发的存储器件，诸如磁盘和便携式闪存。另一种是速度较前一种更快且更贵的挥发性存储器件，动态随机存储器，第三种是速度更快、价格更高、挥发性存储器静态随机存储器。
针对上述几种存储器的不足，人们希望能找到一种高存储密度，低功耗，电操作，可直接编写，高速实现状态转换，高度稳定的非挥发存储器。
在此过程中，相变存储器(Phase Change Memory，PCM)脱颖而出，以其高密度，结构简单，直接可编写，非挥发和与现有CMOS工艺高度兼容的特点成为有希望取代目前多种存储器而得到广泛应用的候选者之一。相变存储器是基于相变材料可在晶态和非晶态之间相互转化而引起电阻差异的特性而产生的。且由于这些不同的状态的差异在于原子排列方式不同，因而每种状态的信息在断电后可以保存，因而利用相变材料制成的存储器将具有非挥发特性。这些效应在Ovshinsky的(1966年9月6日)美国专利3,271,591号和(1970年9月22日)美国专利3,530,441号中提到。这里将这些专利中的发现合称为“Ovshinsky专利”。
如同“Ovshinsky专利”中所说的，在外加的编写激励下，相变材料可以在两种结构/状态之间转换。一种状态下，材料有很强的非晶化倾向，原子排列有序性很差，电阻率高；另一种状态下，材料有较强的晶化倾向，原子排列较为有序，电阻率低。
相变材料不仅可以在非晶态和多晶态之间转换，还可以在适当的编写脉冲下处于不同的、彼此明显有差别的、介于完整非晶态和完整晶态之间的多种状态，而这些中间状态对应的电阻将介于完整非晶电阻和完整多晶电阻之间。这就意味着利用相变材料可以制作出多态存储的非挥发存储器。
在相变中，将相变材料由高阻值的非晶态(RESET状态)转化为低阻值多晶态(SET状态)的单一信号脉冲称之为“置位脉冲”(SET pulse)；将相变材料由低阻值的多晶态转化为高阻值非晶态的单一信号脉冲称之为“复位脉冲(RESET pulse)”。
由于相变材料在发生相转换时实质是材料的原子排列和晶格结构发生了变化，因而相对外界干扰具有很好的稳定性。同时由于相变材料可以直接编写(无需擦除)，因而在上述几方面都优于快闪存储器(Flash)。同时相变存储器与CMOS工艺高度兼容(在CMOS后端工艺中制作)，且结构简单，面积小，有利于获得很高的存储密度。
除了以上特点，相变存储器还有一个最重要的特性器件易于缩小，且尺寸缩小后编写电流和编写时间都降同步下降，从而实现低功耗和高速存储。总之，相变存储器具有许多优点，如低成本、高密度、易于制作、与现有的CMOS工艺高度兼容、可直接编写、低注入能量、可实现多态存储等等。正鉴于此，相变存储器目前已经成为人们的关注焦点。
目前已有的相变存储器设计方案中，主要有0T1R(存储单元仅为一相变电阻，如图1所示)、1T1R(存储单元为1个晶体管和1个相变电阻，如图2所示)、2T2R(存储单元有2个晶体管和2个相变电阻，如图3所示)的存储单元。目前基于这些单元结构的设计，都基于双态的(即二进制“0”，“1”)存储。
然而，在相变存储器得到广泛应用之前，仍有一些问题有待解决第一个问题是材料的非晶态和多晶态电阻阻值的分布问题。在相变存储器试图通过缩小相变材料本身以达到提高相转换速度和降低功耗的同时，小尺寸带来的不匹配和其他外界干扰误差等将使得同一个芯片上的相变电阻值产生很大的差异。这将大大降低存储器正常工作的可靠性。同一芯片上，不同状态、不同位置的单元中，电阻的阻值范围若出现交叠，那么从理论上讲，整个芯片上的存储阵列将无法使用统一的外界参考源以供输出端灵敏放大器使用，信号的区分将成为一个严重的问题。
第二，材料的电阻随时间推移的保持特性。目前有文献报道，相变材料的电阻会随着时间的推移而发生一定的漂移，同时由于各种不同的应用场合，外界环境对材料的干扰也可以会对阻值造成影响，因而相变存储器一方面材料上要尽量改善保持特性，另一方面要在电路的结构和设计上考虑材料漂移的影响。
对于目前已有的0T1R、1T1R和2T2R单元来说，两个问题对于0T1R和1T1R单元都存在，而且随着特征尺寸的缩小，尤其是第一个问题会因误差的存在而更加突出。
相比之下，2T2R单元通过单元内部的比较而成功的解决了第一个问题由于存储单元是采用临近的两个1T1R结构作比较，两条位线的互补信号采用差分输出模式，因而对于工艺波动和各种外界干扰有很强的抗干扰能力。
而对于第二个问题，由于2T2R单元是互补的存储1bit信息于2个电阻器件上，因而抗干扰和漂移能力相对1T1R和0T1R好一些。2T2R的主要问题，在于单元结构较复杂，降低了存储密度。
发明内容
本发明的目的在于提出一种可提高结构单元存储密度、简化多值编写时电路复杂度的多态存储方式及其相关电路。
本发明提出的存储结构单元的多态存储方式，以下述存储单元为基础每个存储单元内有至少2个起信息存储作用的元器件，而且该元器件具有多值编写能力，例如2T2R单元中的2个电阻(R)，用这2个元器件的某种物理量(如电阻、电荷、电压等)的比值(而非绝对值)作为划分和区分不同存储状态的唯一依据；将设置的外围输出端灵敏放大器中不同的MOS管的宽长比的比值作为边界数，将上述2个元器件的某种物理量的比值的整个变化范围划分为多个区间，则每个区间代表一个存储状态。划分出的区间数目n，即为每个单元所存储信息的状态数目。
本发明中，所述具有多值编写能力的元器件，如相变存储器中的相变电阻，又如铁电存储器中的金属-铁电-绝缘体-半导体结构等。
本发明提出的是一种新式的多态存储方式，这种存储方式以2T2R的电路存储单元为基础，基于一种以比值为导向的状态定义而实现多态的存储。其状态的定义和区分由配套的外围输出灵敏放大器决定，且灵活可调。
上述提到的2T2R存储单元结构，在Y.N.Hwang等的文章″Full integration and ReliabilityEvaluation of Phase-change RAM Based on 0.24um-CMOS technologies″(Symposium on VLSITech Digest of Tech papers，2003)中已经有所提及。然而本发明是利用2T2R存储单元结构实现高抗干扰能力的多态存储，而非该文中的2态传统存储方式。
以电阻(或其他物理量，如电压、电荷)之比为导向的状态定义，在2T2R存储结构下，第一次将多态存储方式和高度的抗干扰能力结合起来。这是本发明的核心内容。
以比值为导向的状态定义，首先要求每个存储单元内有至少2个起信息存储作用的元器件，如2T2R中的2个电阻(R)。其次，这2个元器件的某种物理量(如电阻、电压或者电荷等等)的比值是划分和区分不同存储状态的唯一根据。在该比值的变化范围内，根据一定的边界数，将整个变化范围划分为多个区间。
至于区间划分的依据——边界数的确定，则通过设置外围输出端灵敏放大器中(2个耦合的反相器中的)不同MOS管宽长比的比值来决定。因此，边界数是连续可调的。
本发明的存储方式，基于2T2R的单元结构。因此和2态存储下的2T2R单元一样多态存储下，同一单元内2个元器件由于位置临近，受到几乎相同的干扰。因此，其特性的变化也一致，产生的共模信号被输出端灵敏放大器所抑制，故而它对于工艺波动、阻值漂移等影响具有很强的抗干扰能力。与此同时，基于以比值为导向的状态定义，多态存储的实现将极大提高2T2R结构的存储密度，从而弥补了传统2T2R单元的不足。
关于电阻器件，尤其是相变电阻，其多值编写的可操作性，M.TAKATA等人的文章“Multiple Programming Method and Circuitry for a Phase Change Nonvolatile Random AccessMemory(PRAM)”(IEICE TRANS.Electron，Vol.E87-C，No.10 Oct.2004)已经证实相变电阻的阻值，可由写脉冲的个数来控制。这大大简化了多值编写时的电路复杂度，使得各种状态的编写易于控制。
图1为0T1R的存储单元结构。
图2为1T1R的存储单元结构。
图3为2T2R的存储单元结构。
图4为2T2R单元内元器件为电阻器件(如相变电阻)时，其多种电阻阻值的分布图(此处以4种电阻态为例)。
图5是根据2T2R单元内两个电阻器件的阻值比进行的状态划分(这里2个电阻器件均是4态，对应4个阻值范围，如图4。而此处，其阻值比可在其变化范围内分为8个区间，即实现每个单元8态存储)。
图6是串行读出时可将(电流或电阻)比值与各个边界数进行比较的灵敏放大器结构。
图7是采用串行读出模式的2T2R单元及外围激励和灵敏放大器的电路整体模块图。
图8是采用铁电存储器中的金属-铁电-绝缘体-半导体结构作为等效电阻器件时的单元结构。
图中标号1为位线，2为字线，3为相变电阻，4为输出端灵敏放大器，5为状态区分的参考源，6为输出端，7为单元内的选通开关，8为读/写操作的激励源，9-12分别表示4个不同的阻值范围，分别记为R1、R2、R3、R4，13为完全多晶态的低阻值，14为完全非晶态的高阻值，15-22表示选出的8种不同的比值范围，23-29为区分不同比值范围时所依据的边界数，30是预充电信号，31和32分别为2个交叉耦合的反相器的PMOS管和NMOS管，33、35、37为和PMOS管31相同的管子，34、36、38为与NMOS管32相同的管子，39-46分别为控制开关，47为使能开关，48为负载管，49为负载管，50为NMOS管，51为列选通开关，52为电流减法模块，53为读写脉冲激励，54和55分别为流经变相电阻的电流，56和57分别为分流后的剩余电流，58和59为电流减法模块产生的分别与电流54和55相同的电流，60为金属-铁电材料-绝缘体-半导体结构。
具体实施例方式
下面具体分析基于以电阻比值为状态导向的、可实现8态存储的2T2R单元。
对于8态存储，要求存储单元中的(等效)电阻器件具有至少4种不同的电阻状态(或电阻范围)，如图5所示。
随着工艺尺寸的减小和误差不可避免的存在，工艺的波动性在同一芯片上的影响将使得同一芯片上各个元器件的特性呈现出越来越大的相对差异。对相变存储器而言，相距较远的不同单元内，相变电阻将有较大的阻值差异，这严重影响电路正常工作的可靠性。有关阻值分布的情况，在W.Y.Cho等人所写的文章″A 0.18μm 3.0V 64Mb Non-VolatilePhase-Transition Random-Access Memory(PRAM)″(Dig.of Tech.Papers ISSCC，page(s)40-512 Vol.1，2004)中已有描述。对于相变电阻而言，非晶态和多晶态各自对应的电阻分布范围一旦出现交叠，整个电路将无法使用一个外界参考源对它们进行区分。这时，简单的0T1R(图1)或1T1R(图2)存储单元由于需要外加参考源而在理论上变得不可行。图1中，1是位线，2是字线，3是相变电阻；图2中，1是位线，2是字线，3是相变电阻，4是输出端灵敏放大器，5为用于状态区分的参考源，6是输出端。
面对这种问题，最简单的方法是采用2T2R的存储单元(Y.N.Hwang，et al.“Fullintegration and Reliability Evaluation of Phase-change RAM Based on 0.24um-CMOStechnologies”，Symposium on VLSI Tech.Digest of Tech papers，2003.)，如图3中所示。其中，1A、1B、2、3、4、6分别为奇数号位线、偶数号位线、字线、相变电阻、输出端灵敏放大器和输出端；7为单元内的选通开关管，8为读/写操作的激励源，提供3种脉冲信号读脉冲，复位脉冲和置位脉冲。
在这种结构下，由于同一单元内两个相变电阻处于互补状态，且两个电阻在位置上相邻，故外界干扰(包括工艺的波动)在这两个电阻上将产生近似相同的影响，等效于在差分输出的2条位线上施加一定的共模型号，因而不会对信息的存储产生任何干扰。但是由于存储单元比原先复杂了一倍，因而存储密度有很大的下降。
为了提高2T2R结构下的存储密度，本发明旨在通过实现单元内多态存储来提高存储密度，同时尽可能保留2T2R的优点高度的抗干扰能力。这种新型的多态存储的实现，依赖于一种全新的状态定义方法以比值为导向的存储状态定义。在这种定义下，不同的状态，意味着单元内2个电阻的阻值比处于不同的比值范围。而高度抗干扰的多态存储的实现，除了这种状态定义外，还要求2T2R的单元内，2个电阻均具有编写为多种阻值状态的能力。
对于相变存储器而言，相变电阻正具有这种可编写为多种阻值的能力。图4所示为相变电阻编写为4种状态，且每种状态对应着1种阻值范围的情况。图4中，9、10、11和12分别表示4个不同的阻值范围，分别记为R1、R2、R3和R4。它们的阻值一般介于完全多晶态13和完全非晶态之间14，如图4所示。
当2T2R结构下的电阻具有可编写为4种状态(每种状态对应不同的阻值范围)的能力时，这2个电阻的阻值比，将具有远多于4种(而不超过16种)的比值范围。这里，选取其中的8种比值范围，画在衡量阻值比大小的一维数轴上，如图5所示。这8种不同的比值范围，意味着单元采用以比值为导向的定义后，其存储的信息将有8种状态，即实现单元内8态(3位2进制)存储。
图5中，15～22为选出的8种不同的比值范围。这里，在衡量阻值比大小的一维数轴上从左到右，8种比值范围分别取为R1/R4、R2/R4、R1/R3、R1/R2、R2/R1、R3/R1、R4/R2、R4/R1。这8种比值范围，经由输出端灵敏放大器比较区分后，被辨认为8种不同的状态。这意味着每个2T2R单元可以实现8态(即3位2进制)存储。23～29为区分不同比值范围时所依据的边界数。它们由输出端灵敏放大器中晶体管的一些参数，如宽长比等来确定。其数值根据具体情况的需要灵活可调。
表1是根据图5的8种比值范围及相关边界数定义的输出状态表。一般采用电流模式的灵敏放大器输出。读出时，在相同的电压激励下比较电流。双位线输出时，连接到奇数号位线上的电阻和连接到偶数号位线上的电阻阻值之比，即为流经两者的电流比的倒数。这里，通过比较电流比值与各个边界数的关系，确定对应的电阻比值与各个边界数的关系，进而确定单元处于8种比值范围中的哪一个，即读出单元的状态。
表1中，“奇电流”即为连接到奇数号位线的电阻上通过的电流；“偶电流”即为连接到偶数号位线的电阻上通过的电流。“1”表示“奇电流/偶电流”的值大于对应的边界数值，而“0”表示“奇电流/偶电流”的值小于对应的边界数值。
表1
可见，“奇电流/偶电流”的值与各个边界数值的大小关系，将唯一的确定输出状态，即单元的存储状态。而各个边界数的大小情况，由图6所示的输出端灵敏放大器中的管子特性决定，且连续可调。由于比值的多样性，单个单元存储的状态将远多于2个，由此实现的多态存储在存储密度上大大优于传统的2态存储方案。
对于多态存储方案，在读出时有两种基本模式并行读出和串行读出。对于单个单元存储4态以上的方案，并行读出所需的读出放大器数量将急剧上升而无法忍受，因此这里对于8态甚至更多态的存储信息读取，采用串行模式的二分法读出。
图6是采用串行二分法分步读出模式的(分3步，每步读出1位2进制信息)、可实现(电流或电阻)比值与各个边界数进行比较的灵敏放大器结构。采用1个这种放大器即可实现3步分步读出操作所可能用到的7种不同比较。其中，1、2、3、6、7分别为位线、字线、相变电阻、输出端和选通开关管。30是预充电信号，31和32分别为灵敏放大器的核心——2个交叉耦合的反相器的PMOS管和NMOS管。33、35、37均为和31同类型的管子，但宽长比分别是31的(边界数28-边界数27)倍、(边界数27-边界数26)倍和(边界数29-边界数28)倍。同样，34、36、38均为和32同类型的管子，但宽长比分别是32的(边界数28-边界数27)倍、(边界数27-边界数26)倍和(边界数29-边界数28)倍。其中，由于比例的对称性，边界数26一般取1，且边界数23和29、边界数24和28、边界数25和27，均互为倒数。
图6中，39～46为控制开关，控制读出的(电流或电阻)比值分别与特定的边界数进行比较。其中，39和40、41和42、43和44均为互补信号，逻辑电平时刻相反。47为使能开关，48为负载管。
对于输出端灵敏放大器中进行比较的核心部分——2个交叉耦合的反相器，它们具有相同的尺寸(反相器中的PMOS管均为31，NMOS管均为32)。如果控制开关45和46均为逻辑低电平，则该放大器实现存储单元内2电阻比值与边界数1的比较。
但在控制信号在控制开关39～46的控制下，当控制开关45和46不同时处于逻辑低电平时，将有至少1个附加的反相器(如管子33和34构成的附加反相器)，管子35和36构成的附加反相器B，或者管子37和38构成的附件反相器3)与原先形成交叉耦合的2个反相器之一并联。这将导致交叉耦合的2个反相器，其宽长比的比值不再为1，而是等于边界数27或者边界数28或者边界数29或者是这3个边界数的倒数(即边界数)。此时，只有当2条位线上的输出电流的比值跨越这些边界数值时，输出灵敏放大器的输出结果才会有所变化。由此实现了输出电流的比值与任一边界数的比较。
在读出时，首先控制信号45和46切断所有附加反相器与交叉耦合的2个反相器之间的联系。此时的第一次读出旨在比较2条位线上的输出电流比值与边界数26(即1)的大小。若比较结果显示1A(奇数号位线)的电流大于1B(偶数号位线)，则控制信号45为逻辑低电平而46为逻辑高电平，将附加的反相器与31和32构成的反相器并联。反之则控制信号45为高电平，46为低电平。附加的反相器将与管子49和50构成的反相器并联。根据二分法的精神，首先附加上去的反相器为管子35和36构成的反相器B。它将根据第一次读出的比较结果，与有较大电流通过的反相器并联。这样，在第二次读出比较中，选中单元的“奇电流/偶电流”之比值与边界数24或28的大小将进行分析比较。而后，再根据这2次比较的结果，进行第3次比较。经过3次比较，存储状态将被唯一确定而读出。
例如，第一次读出比较后，若输出端6为低电平，则1A的电流大于1B，由此可知该存储状态的“奇电流/偶电流”与边界数26(即1)比较的结果为1，有4种状态候选(图5中的15～18)。接下来第二次比较时，控制开关45为低电平，46为高电平。附加反相器B与31和32构成的反相器并联，电流比值将和边界数28(而不是边界数24)进行比较。若输出端6仍为低电平，则说明1A的电流比1B电流的“边界数28”倍还要大，即表1中该存储状态的“奇电流/偶电流”与边界数28比较的结果也为1，符合条件的状态有图5中的比值范围15和16。根据这两次的比较结果，第3次比较时，控制信号45和46的设置不变。但控制信号39～44的设置改变，使得附加反相器B和附加反相器C同时与31和32构成的反相器并联，进行电流比值和边界数29的比较。若输出端6仍为低电平，则说明1A电流大于1B电流的“边界数29”倍，即表1中该存储状态的“奇电流/偶电流”与边界数29比较的结果还是1，这样的状态只可能是图5中的比值范围15，即R1/R4。否则，则为比值范围16(R2/R4)。
图6的灵敏放大器正常工作，要求1A和1B上的电流分别与奇数号位线和偶数号位线所连接的电阻阻值成反比。为此，有图7所示的、采用串行读出模式的单元及外围激励和灵敏放大器的电路整体模块图。其中，1A、1B、2、3、4、6、7、8分别为奇数号位线、偶数号位线、字线、相变电阻、输出端灵敏放大器、比较输出端、单元内的选通开关管和激励源。51为列选通开关，53为读写脉冲激励(写脉冲激励作用时，外围灵敏放大器和52将在控制信号的作用下关闭)。54、55分别为流经2个相变电阻的电流，它们在1A和1B电压相等时与相变电阻的大小成反比。56、57分别为读写脉冲激励53在选中单元分流后的剩余电流。52为电流减法模块，它根据53、56、57的数值产生分别与54和55相同的2股电流58、59。58和59的大小同样与相变电阻的大小成反比，送入灵敏放大器4中，再到输出端6输出。
本发明中采用的以比值为导向的存储方式，在实现每个单元内多态存储时，不仅对单元的结构有所要求(对称的双位线输出、具有至少2个起信息存储作用的元器件)，而且要求单元内的这些信息存储器件具有编写为多种电阻值(或电荷值等其他可测物理量)的能力。这种元器件，除了相变存储器中的相变电阻，还有铁电存储器中使用的金属-铁电材料-绝缘体-半导体结构。图8为相变存储器中2T2R结构下，金属-铁电材料-绝缘体-半导体结构替代相变电阻后的结构图。当相变电阻换成这种结构后，本发明所述的多态存储方式和以比值为导向的状态定义同样适用。图8中，1A、1B、2A、2B、4、6、7、8分别为奇数号位线、偶数号位线、控制单元选通管的字线、控制金属-铁电材料-绝缘体-半导体结构的电阻的字线、灵敏放大器、单元内选通管和读写激励源。60为金属-铁电材料-绝缘体-半导体结构，它在不同的外界电压下，铁电材料呈现出不同的极化强度，因而调控绝缘栅极下的半导体沟道区，使得该器件对外呈现出不同的电阻特性，进而达到类似相变存储器中2T2R结构下相同的多态存储特性。
使用本发明的以比值为导向的多态存储方法，相对于传统的以绝对值为导向的多态存储方法，具有很多优点。首先，数学上，n(n＞2)个数之间的比值数目远多于绝对值的数目。其次，比值的生成，要求形成的元素有2个。这与采用互补差分输出的要求(2元素)不谋而合。因此，以比值为导向的存储方法，与互补差分输出的思想天然的具有某种“兼容性”。这体现在存储器技术上，即为高度的抗干扰能力、较大的读写窗口与比值为导向的存储方法具有天然的联系。而多态可编写器件的出现，拉大了“以比值为导向”和“以绝对值为导向”这2种状态定义之间的差距(4态可编程器件下，两者理论上的状态比例是n2-n+1对n；实际情况下，n取2的幂，而n2-n+1则应改为不大于这一值的最大的2的幂)。随着单一元器件状态数目的增加，“以比值为导向”的状态定义方式和存储方式，在仍然保持着和互补差分输出思想的某种“兼容性”的同时，极大的丰富着存储状态的数目，使得现有的存储密度和抗干扰能力之间的矛盾得以完美的解决。
权利要求
1.一种存储结构单元的多态存储方式，其特征在于以下述存储单元为基础每个存储单元内有至少2个起信息存储作用的元器件，而且该元器件具有多值编写能力，用这2个元器件的某种物理量的比值作为划分和区分不同存储状态的唯一依据；将设置的外围输出端灵敏放大器中不同的MOS的比值作为边界数，将上述2个元器件的某种物理量的比值的整个变化范围划分为多个区间，则每个区间代表一个存储状态。
2根据权利要求1所述的存储结构单元的多态存储方式，其特征在于所述的某种物理量为电阻、电压或电荷。
3.根据权利要求1所述的存储结构单元的多态存储方式，其特征在于以2T2R存储单元为基础，所述某种物理量为电阻。
全文摘要
本发明属于半导体存储器技术领域，具体为存储器中实现多态存储的一种独特的存储方式及其相关电路。这种独特的多态存储方式，基于一种特定的元器件。该器件具有编写为多种电阻值(或电荷值等)的能力，例如相变存储器中的相变电阻，以及铁电存储器中的金属—铁电—绝缘体—半导体结构等。而实现这种存储方式时，存储器使用的单元电路也具有特定的结构要求。在这种结构下实现的独特多态存储方式，兼有抗干扰能力强和存储密度高的优点。
文档编号G11C13/00GK1725369SQ200510026409
公开日2006年1月25日 申请日期2005年6月2日 优先权日2005年6月2日
发明者林殷茵, 洪洋, 汤庭鳌, 陈邦明 申请人:复旦大学, 硅存储技术公司