专利名称：高速动态同步随机存储的反馈时钟接口改进方法
技术领域：
本发明涉及的是一种电子技术领域的方法，具体是一种高速动态同步随机存储的反馈时钟接口改进方法。
背景技术：
随着半导体器件性能的不断提高，特征尺寸不断缩小，工作时钟频率越来越高，对存储器吞吐能力的要求也越来越高。而存储器件却由于其相对缓慢的速度提高，而越来越成为整个系统的性能瓶颈。作为片上存储器的SRAM(同步随机存储)虽然速度较快，但是由于占用了大量昂贵的晶片面积，其应用受到了局限。动态同步随机存储(SDRAM)的存储单元结构简单，存储密度较高，价格相对较为低廉，从而在当今嵌入式系统中得到了广泛的应用。然而，SDRAM的高速同步接口特性，及其管脚信号对时序的严格要求，给控制器的设计带来了很大的挑战。在考虑约束条件解决问题的过程中也同时显示了其性能提高，增加工作频率的困难。
经对现有技术的文献检索发现，葛宝珊等在《电子技术应用》2003年第5期上发表的“高速DSP与SDRAM之间信号传输延时的分析及应用”一文中，提及采用扭斜消除器和可调延时传输线以解决DDR(双倍数率)SDRAM遇到的此类问题，同样也适用于SDR(单倍数率)SDRAM的情况，然而该方法大大增加了额外的硬件开销和系统的复杂程度，且由于使用了非标准单元器件，给基于标准单元库的SoC设计实现带来了很大的困难。
发明内容
本发明的目的是针对现有技术中存在的不足和缺陷，提供一种高速动态同步随机存储的反馈时钟接口改进方法，使其大大减小由外部负载的复杂性给接口工作频率带来的负面影响，并且降低了SoC设计的难度。
本发明是通过以下技术方案实现的，具体如下(1)对于时钟路径本发明将系统时钟(SCLK)接到一个双向IO标准单元的I端，而不是原来的单向输出单元的输入端，该单元输出管脚(PAD)为外部SDRAM器件提供时钟(SD_CLK_EXT)。
(2)对于SDRAM控制器输出信号的同步本发明将上述双向IO标准单元的OEN端接地，由此在其C端始终可以得到SDRAM时钟的反馈信号(SD_CLK_FB)。SDRAM控制器向存储器输出的除去时钟以外的所有信号，包括命令、地址和写数据总线，全部由该反馈时钟信号同步后输出到芯片管脚。
(3)对于读取数据的同步从SDRAM获取的数据由反馈时钟(SD_CLK_FB)和系统时钟(SCLK)两级同步后递交给整个微处理器系统。
令经过IO单元及PAD到SDRAM的输入端所需时延为tOUT，SDRAM的输出经PAD和IO单元到微处理器芯片的寄存器输入端所需时延为tIN，t1表示SCLK与SD_CLK_EXT之间的时延，t2表示SD_CLK_EXT与SD_CLK_FB之间的时延。改进后的SDRAM的地址等输出信号在SDRAM控制器被SD_CLK_FB同步，在SDRAM处用SD_CLK_EXT采样。该地址对应的数据在下一个时钟周期上升沿被SD_CLK_FB采样进入芯片。
tf为信号通过SDRAM控制器输出管脚到达SDRAM器件的时间，在数据命令总线上选用和时钟路径上所选用的双向IO单元相同驱动能力的IO单元，则可以认为tf和t1近似相等。事实上，由于相同的SDRAM器件其管脚性能相近以及PCB上平行布线，使得这些管脚上的负载差别甚微，因而在相同驱动能力下，这些管脚上的时延是近似相等，因此可用t1替代tf。
由于存在时钟树，SD_CLK_FB到寄存器的时钟输入端会引入额外的时延。在时钟树综合工具中需要对反馈时钟(SD_CLK_FB)路径进行适当的约束，控制其延时tcd在较小的范围之内。当不计tcd时，将t1，t2的典型值以及相关SDRAM参数值代入相应的公式，可得到工作频率的上限值。当计入tcd后，上限工作频率会有所下降，即当芯片的应用环境改变，t1发生变化时，tf也产生近似相同的变化，从而维持原来的时序关系，减少了该SDRAM接口对板级连线参数的敏感性，由此体现出本发明具有实用性特点和显著的进步，大大减小由外部负载的复杂性给接口工作频率带来的负面影响，并且降低了SoC设计的难度。
图1双向IO单元逻辑符号图；
图2改进SDRAM控制器接口结构图；图3改进后的SDRAM接口时序图。
具体实施例方式
SDRAM的输入信号包括地址总线，数据总线，以及命令总线(包括片选、行列选通、写使能等)。SDRAM器件固有的特性对其输入信号相对于输入时钟的建立时间以及保持时间提出了严格时序要求。SDRAM控制器设计时必须满足这些要求，否则可能会导致SDRAM的操作失败，甚至数据丢失。
为了满足SDRAM的输入信号在时钟上升沿之前稳定的要求，本发明中应用一个标准单元库供应商提供的双向IO单元逻辑取代传统的设计方法延时器件，系统时钟是通过对经过该期间后输入到片外SDRAM的时钟输入端来实现的。系统时钟信号(SCLK)在控制器内部通过双向IO单元逻辑输出到管脚，再连接到SDRAM器件，从SDRAM读出的数据则在控制器处用SCLK采样后递交给整个微处理器系统。运用反馈时钟可以将连线时延信息反馈到芯片内部，在设计SDRAM接口时可得到板上连线的时延信息，从而避免了传统设计方法中对工作频率的悲观估计，提高了工作频率。
以下结合附图对本发明方法作进一步的详细说明。
如图1所示，是一个标准单元库供应商提供的双向IO单元逻辑符号，其相应的真值表见表1。在该单元的端口信号中OEN选择其数据通道的方向。当OEN为高时，该单元等同一个输入单元，信号从PAD传向C；OEN为低时，等同于一个输出单元，信号从I传向PAD。
表1双向IO单元逻辑符号相应的真值表
为了满足SDRAM的输入信号在时钟上升沿之前稳定的要求，传统的设计方法是通过对系统时钟经过延时器件后输入到片外SDRAM的时钟输入端来实现的。系统时钟信号(SCLK)在控制器内部通过延时器件(Delay Cell)输出到管脚，再连接到SDRAM器件，从SDRAM读出的数据则在控制器处用SCLK采样后递交给整个微处理器系统。其中，延时器件的选择还应考虑输入信号的保持时间tSH，即td应满足如下式子tSS≤td≤tCYC-tSH+tp (1)其中td为延时器件的延时，tCYC为系统时钟周期，tp为触发器时钟端到数据输出端的时延。这种实现方式基于一个前提，即命令/地址线和时钟线在板上的时延相近。否则无法确保能通过控制td来满足SDRAM的时序要求。这一前提在板级布线时是容易实现的。
令经过IO单元及PAD到SDRAM的输入端所需时延为tOUT，SDRAM的输出经PAD和IO单元到微处理器芯片的寄存器输入端所需时延为tIN。则以SDRAM读操作为例，从SDRAM控制器发出地址到该控制器接收到SDRAM给出相应的数据所需的时间T为T＝tOUT+td+tSAC+tIN (2)如图2所示，改进后的SDRAM的地址等输出信号在SDRAM控制器被SD_CLK_FB同步，在SDRAM处用SD_CLK_EXT采样。该地址对应的数据在下一个时钟周期上升沿被SD_CLK_FB采样进入芯片。令t1表示SCLK与SD_CLK_EXT之间的时延。其组成包括SDRAM控制器芯片内的布线延时，IO单元器件时延，PCB电路板布线延时等。令t2表示SD_CLK_EXT与SD_CLK_FB之间的时延，则根据SDRAM输入信号的时序条件可得约束条件不等式T-t2-tf-tp≥tSS (3)t2+tf+tp≥tSH (4)控制器读取SDRAM数据的时序条件为T+t2≥tSAC+tst+tIN(5)t2≤tOH+tIN (6)其中T为系统时钟SCLK的周期，tf为信号通过SDRAM控制器输出管脚到达SDRAM器件的时间，其组成和t1类似。tp和tst分别为内部触发器所要求的时钟端到数据输出端的延时和输入数据相对于时钟的建立时间，tIN的定义同(2)式。由于存在时钟树，SD_CLK_FB到寄存器的时钟输入端会引入额外的时延。在时钟树综合工具中需要对反馈时钟(SD_CLK_FB)路径进行适当的约束，控制其延时在较小的范围之内。若记这段时延为tcd，则(3)-(6)式可改写为T-t2-tcd-tf-tp≥tSS(7)t2+tcd+tf+tp≥tSH (8)T+t2+tcd≥tSAC+tst+tIN (9)t2+tcd≤tOH+tIN(10)在数据命令总线上选用和时钟路径上所选用的双向IO单元相同驱动能力的IO单元，则可以认为tf和t1近似相等。事实上，由于相同的SDRAM器件其管脚性能相近以及PCB上平行布线，使得这些管脚上的负载差别甚微，因而在相同驱动能力下，这些管脚上的时延是近似相等，因此可用t1替代tf。同时，由于内部触发器的延时tp，tst与T，t1和t2相比较一般小一个数量级以上，可以忽略。另外依据表1中的值，可知(8)(10)式很容易满足，因此可以把(7)(9)式可写为T-t2-t1-tcd≥tSS (11)T+t2+tcd≥tSAC+tIN (12)又根据tIN的定义，它和t2近似相等，则(12)式可写为T+tcd≥tSAC (13)当不计tcd时，将t1，t2的典型值以及相关SDRAM参数值代入(11)和(13)式，可得到工作频率的上限值为166.7MHz。当计入tcd后，上限工作频率会有所下降，即当芯片的应用环境改变，t1发生变化时，tf也产生近似相同的变化，从而维持原来的时序关系(见图3)，减少了该SDRAM接口对板级连线参数的敏感性，由此体现出本发明具有实用性特点和显著的进步，大大减小由外部负载的复杂性给接口工作频率带来的负面影响，并且降低了SoC设计的难度。
权利要求
1.一种高速动态同步随机存储的反馈时钟接口改进方法，其特征在于(1)对于时钟路径将系统时钟SCLK接到一个双向IO标准单元的I端，构成系统时钟路径；(2)对于SDRAM控制器输出信号的同步将上述双向IO标准单元的OEN端接地，在其C端始终得到SDRAM时钟的反馈信号SD_CLK_FB，SDRAM控制器向存储器输出的除去时钟以外的所有信号，全部由该反馈时钟信号同步后输出到芯片管脚，从而实现SDRAM控制器输出信号的同步；(3)对于读取数据的同步从SDRAM获取的数据由反馈时钟SD_CLK_FB和系统时钟SCLK两级同步后递交给整个微处理器系统，实现读取数据的同步。
2.根据权利要求1所述的高速动态同步随机存储的反馈时钟接口改进方法，其特征是，所述的双向IO标准单元，在该单元的端口信号中OEN选择其数据通道的方向，当OEN为高时，该单元等同一个输入单元，信号从PAD传向C；OEN为低时，等同于一个输出单元，信号从I传向PAD。
3.根据权利要求1所述的高速动态同步随机存储的反馈时钟接口改进方法，其特征是，所述的除去时钟以外的所有信号，包括命令、地址和写数据总线。
4.根据权利要求1所述的高速动态同步随机存储的反馈时钟接口改进方法，其特征是，改进后的SDRAM的输出信号在SDRAM控制器被SD_CLK_FB同步，在SDRAM处用SD_CLK_EXT采样，进而推导出控制器读取SDRAM数据的时序条件。
全文摘要
一种电子技术领域的高速动态同步随机存储的反馈时钟接口改进方法。本发明应用一个标准单元库供应商提供的双向IO单元逻辑取代传统的设计方法延时器件，系统时钟是通过对经过该期间后输入到片外SDRAM的时钟输入端来实现的。系统时钟信号(SCLK)在控制器内部通过双向IO单元逻辑输出到管脚，再连接到SDRAM器件，从SDRAM读出的数据则在控制器处用SCLK采样后递交给整个微处理器系统。运用反馈时钟可以将连线时延信息反馈到芯片内部，在设计SDRAM接口时可得到板上连线的时延信息。本发明大大减小由外部负载的复杂性给接口工作频率带来的负面影响，并且降低了SoC设计的难度。
文档编号G11C7/00GK1767052SQ20051002930
公开日2006年5月3日 申请日期2005年9月1日 优先权日2005年9月1日
发明者罗伟毅, 陈进, 王琴 申请人:上海交通大学