专利名称：具有用于多比特输入/输出功能的存储体矩阵的存储器件的制作方法
技术领域：
本发明涉及一种半导体器件，更具体地，涉及一种半导体存储器件，例如动态随机存取存储器(DRAM)器件。
背景技术：
人们已经开发了具有高功能性和高集成度的DRAM器件。
一种实现高功能性的方法是多比特输入/输出功能。例如，已经开发了与一个校验比特相关联的4比特输入/输出功能、与一个校验比特相关联的8比特输入/输出功能、与两个校验比特相关联的16比特输入/输出功能以及与四个校验比特相关联的32比特输入/输出功能。此外，将开发2n比特(n＝6，7，...)输入/输出功能。这种多比特功能将增大在半导体芯片的外围边缘处或其长侧(long-side)边缘设置的输入/输出端子的数目。
另一方面，当较大地提高集成度时，还精密构造了存储单元和晶体管的电路，同时，增大了芯片规模。当增大芯片规模时，使连接更长，这会增大其容量。结果，由于控制信号和数据信号的传输速度减小，无法期望高速的存取。
通过被划分为多个板(plate)(子块)和多个输入/输出接点的存储单元阵列来构造与一个校验比特相关联的8比特输入/输出功能的现有技术半导体存储器件(参见JP-8-315578-A)。在这种情况下，在存储单元阵列的上外部外围设置一半输入/输出接点，而将另一半输入/输出接点设置在存储单元阵列的下外部周围。这将在随后详细说明。
然而，在上述现有技术半导体存储器件中，在具体的工作步骤(step)中，尽管只需要激活板之一，但两个都激活了，因此增大了功率消耗。
此外，在上述现有技术半导体存储器件中，由于输入/输出接点和单元之间的距离极大波动，且被激活的板分布不均匀，不能期望高速的存取。
发明内容
本发明的目的是提供一种用于多比特输入/输出功能的半导体存储器件，能够减少功率消耗并增大存取速度。
根据本发明，在一种用于多比特输入/输出功能的半导体设备中，半导体存储器芯片包括3m行、3m列(m＝1，2，...)的存储体，每一个存储体具有多个输入/输出端子。存储体适于执行相同的操作，以便从每一个存储体的输入/输出端子存取预定数目的比特。
参考附图，与现有技术相比，能够从以下说明更清楚地理解本发明，其中图1A、1B是示出了现有技术半导体存储器件的方框电路图；图2A到2D是用于解释图1的半导体存储器件的×36b4操作的图；图3A到3D是用于解释图1的半导体存储器件的×18b4操作的图；图4A到4D是用于解释图1的半导体存储器件的×9b4操作的图；图5A和5B是用于解释图1的半导体存储器件的问题的图；图6是示出了根据本发明的半导体存储器件的实施例的方框电路图；图7是图6的存储体之一的详细方框电路图；图8是图7的板之一的详细方框电路图；图9和10A到10D是用于解释图7和8的半导体存储器件的×36b4操作的图；图11和12A到12D是用于解释图7和8的半导体存储器件的×18b4操作的图；图13和14A到14D是用于解释图7和8的半导体存储器件的×9b4操作的图；图15A是安装了图6的半导体存储器件的半导体封装的截面图；图15B是图15A的半导体存储器件的平面图；图15C是图15A的插入衬底的平面图；以及图16和17是图7的存储体的修改的方框电路图。
具体实施例方式
在优选实施例的说明之前，将参考图1、2A、2B、2C、2D、3A、3B、3C、3D、4A、4B、4C、4D、5A和5B，来说明现有技术的半导体存储器件(参见JP-8-315578-A)。
在图1中，示出了用于与一个校验比特相关联的8比特输入/输出功能的现有技术半导体存储器件，利用被划分为2×4(＝8)个板101，102，...，108和三十六个输入/输出端子或接点p1，p2，...，p18，p19，p20，...，p36的存储单元阵列，来构造该半导体存储器件。在这种情况下，在存储单元阵列的上外部外围处设置输入/输出接点p1，p2，...，p18，而在存储单元阵列的下外部外围处设置输入/输出接点p19，p20，...，p36。
由多个存储片(mat)m1，m2...来构造每一个板101，102，...108，每一个存储片由九个数据单元u1，u2，...u9形成，每一个数据单元包括两个数据线。数据单元u1，u2，...u9分别与选择器s1，s2，...s9相连。此外，选择器s1与写入放大器/读出放大器电路a1相连，选择器s2与写入放大器/读出放大器电路a2相连，...，以及选择器s9与写入放大器/读出放大器电路a9相连。
设置输入/输出接点p1，p2，...，p9用于板101和102。即，板101和102的写入放大器/读出放大器电路a1与输入/输出接点p1相连，板101和102的写入放大器/读出放大器电路a2与输入/输出接点p2相连，...，板101和102的写入放大器/读出放大器电路a9与输入/输出接点p9相连。
设置输入/输出接点p10，p11，...，p18用于板103和104。即，板103和104的写入放大器/读出放大器电路a1与输入/输出接点p10相连，板103和104的写入放大器/读出放大器电路a2与输入/输出接点p11相连，...，板103和104的写入放大器/读出放大器电路a9与输入/输出接点p18相连。
设置输入/输出接点p19，p20，...，p27用于板105和106。即，板105和106的写入放大器/读出放大器电路a1与输入/输出接点p19相连，板105和106的写入放大器/读出放大器电路a2与输入/输出接点p20相连，...，板105和106的写入放大器/读出放大器电路a9与输入/输出接点p27相连。
设置输入/输出接点p28，p29，...，p36用于板107和108。即，板107和108的写入放大器/读出放大器电路a1与输入/输出接点p28相连，板107和108的写入放大器/读出放大器电路a2与输入/输出接点p29相连，...，板107和108的写入放大器/读出放大器电路a9与输入/输出接点p36相连。
此外，设置了控制器109，以产生用于激活写入放大器或读出放大器的激活信号A1、A2、A3和A4，字符组(burst)信号B1、B2、B3和B4，以及X地址信号和Y地址信号。注意，激活信号A1、A2、A3和A4在写入模式中激活对应的写入放大器，并在读取模式中激活对应的读出放大器。
由字符组信号B1和B2控制与板101和105相连的选择器s1，s2，...，s9，并且由激活信号A1激活与板101和105相连的写入放大器/读出放大器电路a1，a2，...a9。
由字符组信号B3和B4控制与板102和106相连的选择器s1，s2，...，s9，并且由激活信号A2激活与板102和106相连的写入放大器/读出放大器电路a1，a2，...a9。
由字符组信号B1和B2控制与板103和107相连的选择器s1，s2，...，s9，并且由激活信号A3激活与板103和107相连的写入放大器/读出放大器电路a1，a2，...a9。
由字符组信号B3和B4控制与板104和108相连的选择器s1，s2，...，s9，并且由激活信号A4激活与板104和108相连的写入放大器/读出放大器电路a1，a2，...a9。
接下来，将参考图2A、2B、2C和2D来说明图1的半导体存储器件的×36b4操作。这里，“×36”指数据宽度是36比特，“b4”指字符组(burst)长度是4。
首先，如图2A所示，控制器109产生激活信号A1和A3，以激活板101、103、105和106。此外，控制器109产生字符组信号B1，以便板101、103、105和109的选择器s1，s2，...，s9选择所选择数据单元的左侧数据。
接下来，如图2B所示，控制器109产生激活信号A1和A3，以激活板101、103、105和106。此外，控制器109产生字符组信号B2，以便板101、103、105和109的选择器s1，s2，...，s9选择所选择数据单元的右侧数据。
接下来，如图2C所示，控制器109产生激活信号A2和A4，以激活板102、104、106和108。此外，控制器109产生字符组信号B3，以便板102、104、106和108的选择器s1，s2，...，s9选择所选择数据单元的左侧数据。
最后，如图2D所示，控制器109产生激活信号A2和A4，以激活板102、104、106和108。此外，控制器109产生字符组信号B4，以便板102、104、106和108的选择器s1，s2，...，s9选择所选择数据单元的右侧数据。
由此，在×36b4操作的每一步骤中，激活了板101，102，...，108中的四个。
接下来，将参考图3A、3B、3C和3D来说明图1的半导体存储器件的×18b4操作。这里，“×18”指数据宽度是18比特，“b4”指字符组长度是4。
首先，如图3A所示，控制器109产生激活信号A1，以激活板101和105。此外，控制器109产生字符组信号B1，以便板101和105的选择器s1，s2，...，s9选择所选择数据单元的左侧数据。
接下来，如图3B所示，控制器109产生激活信号A1，以激活板101和105。此外，控制器109产生字符组信号B2，以便板101和105的选择器s1，s2，...，s9选择所选择数据单元的右侧数据。
接下来，如图3C所示，控制器109产生激活信号A2，以激活板102和106。此外，控制器109产生字符组信号B3，以便板102和106的选择器s1，s2，...，s9选择所选择数据单元的左侧数据。
最后，如图3D所示，控制器109产生激活信号A2，以激活板102和106。此外，控制器109产生字符组信号B4，以便板102和106的选择器s1，s2，...，s9选择所选择数据单元的右侧数据。
由此，在×18b4操作的每一步骤中，激活了板101，102，...，108中的两个。
接下来，将参考图4A、4B、4C和4D来说明图1的半导体存储器件的×9b4操作。这里，“×9”指数据宽度是9比特，“b4”指字符组长度是4。即，图4A、4B、4C和4D与图3A、3B、3C和3D完全相同。
因此，在×9b4操作的每一步骤中，也激活板101，102，...，108中的两个。在这种情况下，输入/输出接点p1，p2，...，p9是有效的，而输入/输出接点p10，p20，...，p27是无效的。结果，尽管只需要激活板101、102、105和106之一，但激活了其中两个，因此增大了功率消耗。
此外，在图1中，输入/输出接点p1，p2，...，p9，p10，p20，...，p27，p28，p29，...，p36和单元之间的距离极大地波动。例如，如图5A所示，最小距离是输入/输出接点p1和单元C1之间的距离d1。另一方面，如图5B所示，最大距离是输入/输出接点p1和单元C2之间的距离，将其表示为d1+2X+Y其中X是一个板的宽度(任意单位)；Y是一个板的长度(任意单位)。此外，如图2A、2B、2C、2D、3A、3B、3C、3D、4A、4B、4C和4D所示，被激活的板不均匀分布。结果，由于存取速度取决于被激活板的上述最大距离，不能期望高速的存取。
在图6中，示出了根据本发明的半导体存储器件的实施例，将该半导体存储器件划分为具有彼此相同结构的3×3(＝9)个存储体1-1，1-2，...，1-9。此外，在存储体1-1，1-2，...，1-9之间设置了X地址缓冲器、Y地址缓冲器、测试模式电路、参考电压产生电路等(未示出)。
在图7中，示出了存储体1-i(i＝1，2，...，9)的详细方框电路图，利用具有彼此相同结构的2×2(＝4)个板(或子块)21、22、23和24来构造存储体1-i。
此外，在板21和22以及板23和24之间设置了数据线25a、25b、25c和25d，所述数据线还分别与输入/输出接点pa、pb、pc和pd相连。注意，输入/输出接点pa、pb、pc和pd近似位于每一个存储体1-1，1-2，...，1-9的中心处。
体控制器26执行用于主字线和子字线驱动器的X地址控制、用于体选择BS和Y选择Yj的Y地址控制、用于写入放大器和读出放大器的写/读控制(见图8)、字符组控制以及输入/输出寄存器控制。例如，体控制器26接收具有宽度×36、×18或×9以及字符组长度b4或b2的数据，以产生字符组信号B1、B2、B3或B4、控制信号C1和C2以及用于激活板21、22、23和24的写入放大器或读出放大器(见图8)的激活信号A1、A2、A3和A4。注意，产生控制信号C1，用于数据宽度×36或×18，以及产生控制信号C2，用于数据宽度×9。
板21具有四个子数据线211、212、213和214。子数据线211和212选择性地通过选择器215与数据线25a相连。子数据线213和214选择性地通过选择器216与数据线25a和25b之一相连。由选择器218来控制选择器216，选择器218将字符组信号B1和B2切换为字符组信号B3和B4，或相反。在这种情况下，由字符组信号B1和B2控制选择器215，由用于数据宽度×36或×18的字符组信号B1和B2和用于数据宽度×9的字符组信号B3和B4来控制选择器216，以及由控制信号C1(×36或×18)和控制信号C2(×9)来控制选择器217。
板22具有四个子数据线221、222、223和224。子数据线221和222选择性地通过选择器225与数据线25c相连，以及子数据线223和224选择性地通过选择器226与数据线25d相连。在这种情况下，由字符组信号B1和B2控制选择器225和226。
板23具有四个子数据线231、232、233和234。子数据线231和232选择性地通过选择器235与数据线25a相连，以及子数据线233和234选择性地通过选择器236与数据线25b相连。在这种情况下，由字符组信号B3和B4控制选择器235和236。
板24具有四个子数据线241、242、243和244。子数据线241和242选择性地通过选择器245与数据线25c相连，以及子数据线243和244选择性地通过选择器246与数据线25d相连。在这种情况下，由字符组信号B3和B4控制选择器245和246。
注意，数据线25a、25b、25c和25d只用于对应的板1-i内。因此，由于与数据线25a、25b、25c和25d相连的输入/输出接点pa、pb、pc和pd和每一个单元之间的距离较小，能够预期高速的存取。
在图8中，作为例如图7的板21的板之一的详细电路图，板21包括用于接收来自体控制器26的X地址的主字线解码器31，以选择激活两个子字线驱动器(SWD)的一个主字线MWL，所述两个子字线驱动器中的每一个用于选择两个子字线SWL1和SWL2(SWL3和SWL4)。此外，板21包括用于接收Y地址信号Yj的比特线选择电路32，以选择四个比特线BL1、BL2、BL3和BL4。结果，位于子字线SWL1、SWL2、SWL3和SWL4和比特线BL1、BL2、BL3和BL4之间的交叉点的四个存储单元CL1、CL2、CL3和CL4分别与子数据线211、212、213和214相连。
此外，分别将写入放大器/读出放大器电路33-1、33-2、33-3和33-4设置在子数据线211、212、213和214与比特线选择电路32之间，由激活信号A1来激活所述放大器电路。注意，在写入模式中，激活写入放大器电路33-1、33-2、33-3和33-4，在读取模式中，激活读出放大器电路33-1、33-2、33-3和33-4。
接下来，将参考图9、10A、10B、10C和10D来说明图7和8的半导体存储器件的×36b4操作。
即，在如图9所示的任意步骤，激活所有存储体1-1，1-2，...，1-9。换句话说，均匀地分布被激活的存储体。结果，从执行相同操作的每一个存储体1-1，1-2，...，1-9存取4比特，从而存取了36比特(＝9×4比特)。下面将说明例如存储体1-1的存储体之一。
首先，如图10A所示，体控制器26产生激活信号A1和A2，以激活板21和22。此外，体控制器26产生字符组信号B1。结果，板21的选择器215、216和218选择左侧子数据线211和213，而选择器217选择数据线25b，同时，板22的选择器225和226选择左侧子数据线221和223。
接下来，如图10B所示，体控制器26产生激活信号A1和A2，以激活板21和22。此外，体控制器26产生字符组信号B2。结果，板21的选择器215、216和218选择右侧子数据线212和214，而选择器217选择数据线25b，同时，板22的选择器225和226选择右侧子数据线222和224。
接下来，如图10C所示，体控制器26产生激活信号A3和A4，以激活板23和24。此外，体控制器26产生字符组信号B3。结果，板23的选择器235和236选择左侧子数据线231和233，同时，板24的选择器245和246选择左侧子数据线241和243。
最后，如图10D所示，体控制器26产生激活信号A3和A4，以激活板23和24。此外，体控制器26产生字符组信号B4。结果，板23的选择器235和236选择右侧子数据线232和234，同时，板24的选择器245和246选择左侧子数据线242和244。
由此，在×36b2操作中，存取了所有的板21、22、23和24。
注意，只参考图10A和10B来说明×36b2操作。
接下来，将参考图将参考图11、12A、12B、12C和12D来说明图7和8的半导体存储器件的×18b4操作。
即，在如图11所示的任意步骤，激活所有存储体1-1，1-2，...，1-9。换句话说，均匀地分布被激活的存储体。结果，从执行相同操作的每一个存储体1-1，1-2，...，1-9存取2比特，从而存取了18比特(＝9×2比特)。下面将说明例如存储体1-1的存储体之一。
首先，如图12A所示，体控制器26产生激活信号A1，以激活板21。此外，体控制器26产生字符组信号B1。结果，板21的选择器215、216和218选择左侧子数据线211和213，而选择器217选择数据线25b。
接下来，如图12B所示，体控制器26产生激活信号A1，以激活板21。此外，体控制器26产生字符组信号B2。结果，板21的选择器215、216和218选择右侧子数据线212和214，而选择器217选择数据线25b。
接下来，如图12C所示，体控制器26产生激活信号A3，以激活板23。此外，体控制器26产生字符组信号B3。结果，板23的选择器235和236选择左侧子数据线231和233。
最后，如图12D所示，体控制器26产生激活信号A3，以激活板23。此外，体控制器26产生字符组信号B4。结果，板23的选择器235和236选择右侧子数据线232和234。
由此，在×18b2操作中，只存取了两个板，即板21、22、23和24的一半。
注意，只参考图12A和12B来说明×18b2操作。
接下来，将参考图将参考图13、14A、14B、14C和14D来说明图7和8的半导体存储器件的×9b4操作。
即，在如图13所示的任意步骤，激活所有存储体1-1，1-2，...，1-9。换句话说，均匀地分布被激活的存储体。结果，从执行相同操作的每一个存储体1-1，1-2，...，1-9存取1比特，从而存取了9比特(＝9×1比特)。下面将说明例如存储体1-1的存储体之一。
首先，如图14A所示，体控制器26产生激活信号A1，以激活板21。此外，体控制器26产生字符组信号B1。结果，板21的选择器215选择左侧子数据线211。在这种情况下，由选择器218去激活选择器216，从而不选择子数据线213和214。
接下来，如图14B所示，体控制器26产生激活信号A1，以激活板21。此外，体控制器26产生字符组信号B2。结果，板21的选择器215选择右侧子数据线212。在这种情况下，由选择器218去激活选择器216，从而不选择子数据线213和214。
接下来，如图14C所示，体控制器26产生激活信号A1，以激活板21。此外，体控制器26产生字符组信号B3。结果，板21的选择器216选择左侧子数据线211。在这种情况下，由选择器218去激活选择器216，从而不选择子数据线213和214。
最后，如图14D所示，体控制器26产生激活信号A1，以激活板21。此外，体控制器26产生字符组信号B4。结果，板21的选择器216选择右侧子数据线214。在这种情况下，由选择器218去激活选择器216，从而不选择子数据线213和214。
由此，在×9b4操作中，只存取了一个板，即板21、22、23和24的四分之一。
注意，只参考图14A和14B来说明×9b2操作。
将图6的半导体存储器件安装到如图15A所示的球栅阵列(BGA)型封装中。
在图15A中，将与图6的半导体存储器件相同的半导体存储器芯片面向下粘贴到由聚酰亚胺等支撑的插入衬底1502上。此外，在半导体存储器芯片1501和插入衬底1502之间的间隙中设置由环氧树脂制成的密封层1503，所述密封层1503覆盖了半导体存储器芯片1501。
如图15B所示，除了在其中心处沿直线设置的输入/输出接点pa、pb、pc和pd以外，半导体存储器芯片1501的每一个存储体1-1，1-2，...，1-9还具有控制接点pX。
此外，如图15C从所示，将插入衬底1503划分为分别与图15B的存储体1-1，1-2，...，1-9相对应的球形区域15-1，15-2，...15-9。在每一个球形区域15-1，15-2，...15-9，设置了分别与图15B的输入/输出接点pa、pb、pc和pd相对应的焊球Ba、Bb、Bc和Bd以及与控制接点pX相对应的焊球BB。
由此，能够使输入/输出接点pa、pb、pc和pd与其对应的焊球Ba、Bb、Bc和Bd之间的距离最小，这进一步实现了更高速的存取。
在上述实施例中，尽管设置了3行、3列存储体1-1，1-2，...，1-9，可以设置3m行、3m列(m＝2，3，...)存储体，例如9行、9列存储体，和27行、27列存储体。此外，尽管每一个体配备了2行、2列板，每一个体可以配备2n行、2n列(n＝2，3，...)板，例如4行、4列板，和8行、8列板。
此外，存储体1-1，1-2，...，1-9的规模可以彼此不同，板21、22、23和24的规模可以彼此不同。
此外，可以增大字符组长度。例如，如果字符组长度是8，将图7的板1-i修改为如图6所示的板1-i’。即，体控制器26产生附加的字符组信号B5、B6、B7和B8。此外，可以向图7的板21、22、23和24分别添加子数据线211’、212’、213’和214’，子数据线221’、222’、223’和224’，子数据线231’、232’、233’和234’，子数据线241’、242’、243’和244’。此外，分别利用选择器215’、216’、225’和226’来代替选择器215、216、225和226，由字符组信号B1、B2、B3和B4来控制所述选择器215’、216’、225’和226’，并且分别利用选择器235’、236’、245’和246’来代替选择器235、236、245和246，由字符组信号B5、B6、B7和B8来控制所述选择器235’、236’、245’和246’。此外，选择器218切换字符组信号B1、B2、B3和B4以及字符组信号B5、B6、B7和B8。
此外，可以增大数据宽度。例如，如果数据宽度是54，将图7的板1-i修改为如图7所示的板1-i”。即，附加地，体控制器26接收X54信号，以产生字符组信号A2’和A4’。此外，添加了与输入/输出接点pe和pf相连的数据线25e和25f。此外，添加了包括子数据线221’、222’、223’和224’的盘22’，并将其通过由字符组信号B1和B2控制的选择器225’和226’，与数据线25e和25f相连，并且添加了包括子数据线241’、242’、243’和244’的盘24’，并将其通过由字符组信号B3和B4控制的选择器245’和246’，与数据线25e和25f相连。注意，分别通过字符组信号A2’和A4’来激活板22’和24’。
如上所述，根据本发明，能够减小功率消耗，并且增大存取速度。
权利要求
1.一种用于多比特输入/输出功能的半导体设备，所述半导体设备包括半导体存储器芯片，所述半导体存储器芯片包括3m行、3m列(m＝1，2，...)的存储体，每一个存储体具有多个输入/输出端子，所述存储体适于执行相同的操作，以便从所述每一个存储体的所述输入/输出端子存取预定数目的比特。
2.根据权利要求1所述的半导体设备，其特征在于所述输入/输出端子近似位于所述每一个存储体的中心。
3.根据权利要求1所述的半导体设备，其特征在于还包括被划分为多个区域的插入衬底，所述每一个区域与所述存储体之一相对应，在所述每一个区域设置的多个外部端子，所述每一个外部端子与所述存储体之一的所述输入/输出端子相连。
4.根据权利要求1所述的半导体设备，其特征在于所述每一个存储体包括多个板，每一个板适于被独立地激活；以及多个数据线，每一个数据线与所述输入/输出端子之一相连，并选择性地与所述板相连。
5.根据权利要求4所述的半导体设备，其特征在于所述板的数目是2n×2n(n＝1，2，...)。
6.根据权利要求4所述的半导体设备，其特征在于所述每一个板包括选择性地与所述数据线相连的多个子数据线对。
7.根据权利要求4所述的半导体设备，其特征在于，在所述每一个存储体中，能够建立其中激活所有所述板的第一状态、激活一半所述板的第二状态和激活四分之一所述板的第三状态。
8.一种用于多比特输入/输出功能的半导体存储器件，包括3行、3列存储体；多组输入/输出端子，每一组端子被设置在所述存储体之一中；以及多组数据线，每一组数据线被设置在所述存储体之一中，所述每一个数据线与所述输入/输出端子之一相连，所述每一组数据线只位于并用于所述存储体之一中。
9.根据权利要求8所述的半导体存储器件，其特征在于所述每一个存储体包括多个板，每一个板适于被独立地激活。
10.根据权利要求8所述的半导体存储器件，其特征在于所述每一个存储体还包括选择器电路，适于将所述板与所述数据线相连。
11.根据权利要求8所述的半导体存储器件，其特征在于所述输入/输出端子与插入衬底的外部端子相连。
12.一种用于多比特输入/输出功能的半导体存储器件，包括多个存储体；多个输入/输出端子；以及多个数据线，每个数据线适于将所述输入/输出端子与所述存储体之一相连。
13.一种用于多比特输入/输出功能的半导体存储器件，包括3行、3列存储体，包括至少一个校验比特的数据，所述数据被分布到所述存储体中。
全文摘要
在一种用于多比特输入/输出功能的半导体设备中，半导体存储器芯片包括文档编号G11C11/4096GK1707695SQ20051007376
公开日2005年12月14日 申请日期2005年5月24日 优先权日2004年5月24日
发明者高桥弘行, 加藤义之, 园田正俊 申请人:恩益禧电子股份有限公司