专利名称：读取闪存装置的方法
技术领域：
本发明涉及一种读取闪存及NAND型闪存装置的方法，其中将多个分页缓冲器分成预定组，并且接着以组为基础相继驱动这些分页缓冲器，以防止由于过度功率消耗而产生错误操作。
背景技术：
日益需要一种半导体存储装置，其中允许电程序设计及电擦除但其中并不要求能以恒定周期重写数据的更新功能。此外，为开发能够存储大量数据的大容量存储装置，增加了存储单元的整合。为满足存储单元的较高的整合，已开发出NAND型闪存装置，其中多个单元串行相连以形成一个串且两个串共享一个接点。该NAND型闪存装置的程序及擦除通过控制存储单元的阈值电压、同时将电子通过F-N隧道传输方式(tunneling)注入至浮动栅极内或自浮动栅极排出来进行。
因此，由于浮动栅极的电子被排出，因而经擦除的单元具有负阈值电压。由于电子被注入至浮动栅极内，故程序化的单元具有正阈值电压。在NAND型闪存装置的情形中，电荷增益或电荷损耗均可导致故障。已开发出关于这些特征的各种验证方案。为执行用于验证正常程序的读取操作及擦除或存储数据程序，使用了分页缓冲器。
分页缓冲器临时存储待存储至选定页的存储单元中的数据，该分页缓冲器连接至一串存储单元阵列，或通过感测并放大选定页的存储单元上的信息而读取单元的状态。
为读取NAND型闪存装置的选定单元上的信息，必须同时驱动一个芯片中的所有分页缓冲器，且必须使能(enable)选定区块的所有字线。在此状态下，根据用来选择单元的信号来选择一个单元，并读取该单元上的信息。此时，由于选定区块上的所有字线均被使能，所以电流自该分页缓冲器流向该单元。若所有2k+64字节的分页缓冲器均运作且流动有一最大电流，则瞬时峰值电流变得过高，致使芯片内发生断电。这导致芯片发生错误操作。同时，该峰值电流随同时运作的分页缓冲器数目的增加而增加。
发明内容
因此，鉴于上述问题，本发明公开了一种读取闪存装置的方法，其中减少了分页缓冲器运作时流过多个单元的电流，由此相应地防止了芯片的断电及错误操作。
在该读取闪存装置的方法中，将多个分页缓冲器分成预定组，并且接着以组为基础相继驱动这些分页缓冲器。
在一个实施例中，根据所揭示的读取闪存装置的方法，预定单元的状态的读取方式为将经由多个位线连接至存储单元阵列的多个分页缓冲器分成至少两组，并以组为基础相继驱动这些分页缓冲器。
根据另一实施例，在读取具有分页缓冲器的闪存装置的方法中，其中该分页缓冲器包括第一晶体管，其根据放电信号经由多个位线将接地电压提供到选定存储单元，以用于读取操作；第二晶体管，其用于根据所施加的控制信号将这些位线预充电为不同电位，并视连接至这些位线的单元的状态而定将电位提供到输入/输出节点；第三晶体管，其用于根据预充电信号通过将预定电压提供到这些输入/输出节点而向这些位线预充电；第四晶体管，其用于在程序化时根据程序信号将程序信息经由选定位线提供到该存储单元阵列的选定单元；锁存器，其用于存储来自存储单元阵列的选定单元的输出数据，并将该输出数据输出至数据线；第五晶体管，其用于根据初始化信号将该锁存器初始化；及第六晶体管，其用于根据电位及输入/输出节点的反转信号而反转存储于该锁存器中的输出数据，该方法包含如下步骤提供包括多个分页缓冲器的闪存装置；通过划分用于驱动这些晶体管的信号而将这些多个分页缓冲器分成预定组；及以组为基础，相继施加这些经划分的信号；由此，以组为基础相继驱动这些分页缓冲器。
将这些用于驱动该第一、第二、第三及第六晶体管的信号中的至少一个划分成与这些分页缓冲器待划分成的组数相同的数目。
根据另一实施例，一种读取闪存装置的方法，其中多个分页缓冲器运作以读取选定单元的状态，该方法包含如下步骤
通过连接至选定存储单元的位线供给预定电压，从而预充电这些位线；根据该存储单元的状态，通过停止供给该预定电压而控制这些位线的电位；及视该存储单元的状态而定，存储数据并输出这些数据；其中，将经由这些位线连接至存储单元阵列的这些多个分页缓冲器分成两个或两个以上的组，且接着以组为基础驱动这些多个分页缓冲器；其中，在一组完成一个步骤之前，另一组开始该相同步骤，由此，这些多个分页缓冲器相继被驱动以读取给定单元的状态。
图1示意性地说明闪存装置的一部分，以阐释所揭示的读取NAND型闪存装置的方法；图2示出了分页缓冲器的配置，以阐释所揭示的读取NAND型闪存装置的方法；及图3示出了读取NAND型闪存装置的运作时序图。
具体实施例方式
图1示意性地说明闪存装置的一部分，以阐释所揭示的读取NAND型闪存装置的方法。将多个分页缓冲器11至1n分成两组，并根据自分页缓冲控制器10所生成的第一与第二控制信号S1与S2来驱动这些多个分页缓冲器。即，根据第一控制信号S1来驱动奇数分页缓冲器11、13、……12n-1，且根据第二控制信号S2来驱动偶数分页缓冲器12、14、……12n。
图2示出了分页缓冲器的配置，以阐释所揭示的读取该NAND型闪存装置的方法。图2为图1的局部详细视图。尽管图2中并未示出分页缓冲控制器，但应理解，所有输入至这些分页缓冲器的信号均由该分页缓冲控制器生成。另外，为便于阐释，图2中仅示出了这些多个分页缓冲器中的四个分页缓冲器。现将描述这些分页缓冲器的配置。
参看图2，存储单元阵列的第一偶数位线BLe<0>与第一奇数位线BLo<0>连接至第一分页缓冲器100，第二偶数位线BLe<1>与第二奇数位线BLo<1>连接至第二分页缓冲器200，第三偶数位线BLe<2>与第三奇数位线BLo<2>连接至第三分页缓冲器300，且第四偶数位线BLe<3>与第四奇数位线BLo<3>连接至第四分页缓冲器400。在此情形中，诸如该第一与该第三分页缓冲器100与300的奇数分页缓冲器同时被驱动，且诸如该第二与该第四分页缓冲器200与400的偶数分页缓冲器同时被驱动。
现将描述分页缓冲器的构造。根据信号DISCHe<0:1>分别驱动第一NMOS晶体管N101、N201、N301及N401，且因此根据信号VIRPWR将电压分别施加至该存储单元阵列的位线BLe<0:3>。根据信号DISCHo<0:1>分别驱动第二NMOS晶体管N102、N202、N302及N402，且因而根据信号VIRPWR将电压分别施加至存储单元阵列的位线BLo<0:3>。根据信号BSLe<0:1>分别驱动第三NMOS晶体管N103、N203、N303及N403，且因而将这些位线BLe<0:3>分别连接至节点S01、S02、S03及S04。根据信号BLSo<0:1>分别驱动第四NMOS晶体管N104、N204、N304及N404，且因而将这些位线BLo<0:3>分别连接至节点S01、S02、S03及S04。根据信号PRECHb<0:1>分别驱动第一PMOS晶体管P101、P201、P301及P401，以使得电源电压Vcc分别提供到节点S01、S02、S03及S04。根据信号PGM分别驱动第五NMOS晶体管N105、N205、N305及N405，以使得待程序化的信息被传输至选定位线BLe<0:3>及BLo<0:3>。根据节点S01、S02、S03及S04的电位分别驱动第六NMOS晶体管N106、N206、N306及N406。锁存器101、201、301及401存储来自该存储单元阵列的数据或待程序化的数据。根据信号MLCH<0:1>分别驱动第七NMOS晶体管N107、N207、N307及N407，且因而使这些锁存器101、201、301及401中所存储的数据反转。根据信号MRST分别驱动第八NMOS晶体管N108、N208、N308及N408，且因而将锁存器101、201、301及401初始化。根据信号PBDO分别驱动第九NMOS晶体管N109、N209、N309及N409，以使得将待程序化的数据分别存储于锁存器101、201、301及401中。
现将参看图3的运作时序图来描述读取如上述所建构的NAND型闪存装置的方法。
1)在时间t1之前锁存器初始化若信号DISCHe<0>与DISCHe<1>施加为低电平，则第一NMOS晶体管N101、N201、N301及N401被断开。若信号DISCHo<0>与DISCHe<1>施加为高电平，则第二NMOS晶体管N102、N202、N302及N402被接通。因此，信号VIRPWR的电位经由第二NMOS晶体管N102、N202、N302及N402提供到位线BLo<0:3>。由于信号VIRPWR在读取操作时保持0V的电压，因而0V的电压被施加至位线BLo<0:3>。另外，若信号MRST施加为高电平，则第八NMOS晶体管N108、N208、N308及N408被接通。由此，锁存器101、201、301及401被初始化。
2)时间t1至t3预充电连接至奇数分页缓冲器的位线若信号PRECHb<0>施加为低电平，则包括第一与第三分页缓冲器100与300的奇数分页缓冲器的第一PMOS晶体管P101与P301被接通，且电源电压Vcc被施加至节点S01与S03。因而，节点S01与S03保持高电平。若信号BSLe<0>施加为第一电压V1的电位，且信号BSLo<0>施加为低电平，则位线BLe<0>与BLe<2>上施加有电压V1-Vt，其中自该第一电压V1中减去第三NMOS晶体管N103与N303的阈值电压Vt，且因而预充电这些位线BLe<0>与BLe<2>。因此，若连接至位线BLe<0>与BLe<2>的单元为程序单元，则位线BLe<0>与BLe<2>保持V1-Vt的电位。若连接至位线BLe<0>与BLe<2>的单元为擦除单元，则位线BLe<0>与BLe<2>的电位逐渐降低，且接着保持低电平。
3)时间t2至t4预充电连接至偶数分页缓冲器的位线若信号PRECHb<1>施加为低电平，则包括第二与第四分页缓冲器200与400的偶数分页缓冲器的第一PMOS晶体管P201与P401被接通，且电源电压Vcc被施加至节点S02与S04。因而，节点S02与S04保持高电平。另外，若信号BSLe<1>施加为该第一电压V1的电位且信号BSLo<1>施加为低电平，则位线BLe<1>与BLe<3>上施加有电压V1-Vt，其中自第一电压V1中减去第三NMOS晶体管N203与N403的阈值电压Vt，且预充电这些位线BLe<1>与BLe<3>。因此，若连接至位线BLe<1>与BLe<3>的单元为程序单元，则位线BLe<1>与BLe<3>保持V1-Vt的电位。若连接至位线BLe<1>与BLe<3>的单元为擦除单元，则位线BLe<1>与BLe<3>的电位逐渐降低，且接着保持低电平。
4)时间t3至t5评估连接至奇数分页缓冲器的单元若信号BSLe<0>转换至低电平且接着被施加，则当连接至位线BLe<0>与BLe<2>的单元为程序单元时，位线BLe<0>与BLe<2>的电位保持V1-Vt的电位。然而，若连接至位线BLe<0>与BLe<2>的单元为擦除单元，则位线BLe<0>与BLe<2>的电位自V1-Vt逐渐降低，且接着保持低电平。因此，在程序单元的情形中，节点S01与S03保持高电平。然而，在擦除单元的情形中，节点S01与S03的电位逐渐下降且接着保持低电平。
5)时间t4至t6评估连接至偶数分页缓冲器的单元若信号BSLe<1>转换至低电平且接着被施加，则当连接至位线BLe<1>与BLe<3>的单元为程序单元时，位线BLe<1>与BLe<3>的电位保持V1-Vt的电位。若连接至位线BLe<1>与BLe<3>的单元为擦除单元，则位线BLe<1>与BLe<3>的电位自V1-Vt逐渐下降且接着保持低电平。因此，在程序单元的情形中，节点S01与S03保持高电平。然而，在擦除单元的情形中，节点S01与S03的电位逐渐下降且接着保持低电平。
6)时间t5至t6感测(sensing)连接至奇数分页缓冲器的单元若在施加信号BSLe<0>之前，将信号PRECHb<0>施加为高电平，则第一PMOS晶体管P101与P301断开。若将信号BSLe<0>施加为低于第一电压V1的第二电压V2的电位，则第三NMOS晶体管N103与N303接通。通过此举，当存储单元为程序单元时，位线BLe<0>与BLe<2>的电位保持V1-Vt的电位，且节点S01与S03的电位保持高电平。然而，若存储单元为擦除状态，则位线BLe<0>与BLe<2>的电位逐渐下降且接着保持低电平。节点S01与S03的电位保持低电平。此外，若信号MLCH<0>施加为高电平，则当存储单元为程序单元时，节点Q101与Q301保持低电平。因此，节点Qb101与Qb301保持高电平。此原因在于当存储单元为程序单元时，节点S01与S03保持高电平且第六NMOS晶体管N106与N306接通，且第七NMOS晶体管N107与N307根据信号MLCH<0>被接通，且节点Q101与Q301保持低电平。另一方面，若存储单元为擦除单元，则节点S01与S03保持低电平，并且甚至节点Qb101与Qb301也保持低电平。因此，通过检测节点Qb101与Qb301的电位而感测存储单元的状态。
7)时间t6至t7感测连接至偶数分页缓冲器的单元若在施加信号BSLe<1>之前，将信号PRECHb<1>施加为高电平，则第一PMOS晶体管P201与P401断开。若信号BSLe<1>施加为低于第一电压V1的第二电压V2的电位，则第三NMOS晶体管N203与N403接通。通过此举，当存储单元为程序单元时，位线BLe<1>与BLe<3>的电位保持V1-Vt的电位，且节点S02与S04的电位保持高电平。然而，若存储单元为擦除状态，则位线BLe<1>与BLe<3>的电位逐渐下降，且接着保持低电平。节点S02与S04的电位保持低电平。此外，若信号MLCH<1>施加为高电平，则当存储单元为程序单元时，节点Q201与Q401保持低电平。因此，节点Qb201与Qb401保持高电平。其原因在于当存储单元为程序单元时，节点S02与S04保持高电平，且第六NMOS晶体管N206与N406接通且第七NMOS晶体管N207与N407根据信号MLCH<1>被接通，且节点Q201与Q401保持低电平。另一方面，若存储单元为擦除单元，则节点S02与S04保持低电平，并且甚至节点Qb201与Qb401也保持低电平。因此，通过检测节点Qb201与Qb401的电位而感测该存储单元的状态。
如上所述，通过将信号分成信号DISCHe与DISCHo、信号BSLe与BSLo、信号ORECHb与信号MLCH，可将多个分页缓冲器分成两组。对产生这些信号的时间点加以控制，使得当奇数分页缓冲器运作时偶数分页缓冲器亦运作。因此，峰值电流减少至1/2，且可防止由功率的降低而导致的错误操作。
同时，如上所述，多个分页缓冲器可分成两组。然而，分页缓冲器可分成不止两组。为此，这些分页缓冲器可分成划分峰值电流所需要的数目的组。举例而言，若将这些分页缓冲器分成四组，且以四组为基础相继驱动，则峰值电流可减少至1/4。
如上所述，将多个分页缓冲器分成多个预定组，且以组为基础相继驱动这些多个分页缓冲器。可避免因所有分页缓冲器同时运作产生过度电流消耗而引起的功率损耗问题。因此，本发明所揭示的方法在防止由于功率损耗而产生错误操作方面具有优势。
尽管已参照特定较佳实施例进行了如上描述，但本领域普通技术人员应理解在不脱离本揭示及随附权利要求的精神及范畴的前提下可作出各种变化与修正。
权利要求
1.一种读取闪存装置的方法，其包含将多个分页缓冲器分成至少两组，这些分页缓冲器经由多个位线连接至存储单元阵列；及以组为基础相继驱动这些分页缓冲器，以读取预定单元的状态。
2.一种读取具有分页缓冲器的闪存装置的方法，其中该分页缓冲器包含第一晶体管，其根据放电信号经由多个位线将接地电压提供到选定存储单元，以用于读取操作；第二晶体管，其用于根据施加为不同电位的控制信号向这些位线预充电，并视连接至这些位线的单元的状态而定将电位提供到输入/输出节点；第三晶体管，其根据预充电信号通过将预定电压提供到这些输入/输出节点而向这些位线预充电；第四晶体管，其用于在程序化时根据程序信号将程序信息经由选定位线提供到该存储单元阵列的选定单元；锁存器，其用于存储来自该存储单元阵列的该选定单元的输出数据，并将该输出数据输出至数据线；第五晶体管，其用于根据初始化信号将该锁存器初始化；第六晶体管，其用于根据电位及该输入/输出节点的反转信号而使存储于该锁存器中的该输出数据反转，且该方法包含提供包括多个分页缓冲器的该闪存装置；及通过划分用于驱动这些晶体管的信号而将这些多个分页缓冲器分成预定组；并以组为基础相继施加经划分的信号，由此以组为基础相继驱动这些分页缓冲器。
3.如权利要求2所述的方法，其中用于驱动该第一、第二、第三及第六晶体管的这些信号中的至少一个被分成与这些分页缓冲器待划分成的组数相同的数目。
4.一种读取具有多个分页缓冲器的闪存装置的方法，这些多个分页缓冲器可运作以读取选定单元的状态，该方法包含经由连接至选定存储单元的位线提供预定电压，由此向这些位线预充电；根据该存储单元的状态控制这些位线的电位，以停止供给该预定电压；及视该存储单元的状态而定，存储数据及输出这些数据，其中，将经由这些位线连接至存储单元阵列的这些多个分页缓冲器分成两个或两个以上的组，且接着以组为基础驱动这些多个分页缓冲器，其中在一组完成一个读取步骤之前，另一组开始一新的读取步骤，由此相继驱动这些多个分页缓冲器以读取给定单元的状态。
全文摘要
本发明提供一种读取闪存装置的方法，其中预定单元的状态的读取方式为将经由多个位线连接至存储单元阵列的多个分页缓冲器分成至少两组，并且这些分页缓冲器以组为基础相继被驱动。避免了因所有分页缓冲器同时运作产生过度电流消耗而引起的功率损耗问题。因此，本发明所揭示的方法可防止由于功率损耗而产生错误操作。
文档编号G11C7/00GK1776823SQ20051007467
公开日2006年5月24日 申请日期2005年5月30日 优先权日2004年11月15日
发明者金德柱 申请人:海力士半导体有限公司