专利名称：半导体存储器件的制作方法
技术领域：
本发明是关于在不供给电压的期间也可以保持数据的闪速EEPROM(Electronically Erasable and Programmable Read OnlyMemory)等半导体存储器件，特别是像MNOS(Metal Nitride OxideSemiconductor)型存储单元那样，包含在1个单元中可存储多个数据的多个比特(bit)/单元的存储单元的半导体存储器件。
背景技术：
在半导体衬底上集成元件来存储数据的半导体存储器件中，大体分为只在供给电压的期间可以保持数据的易失性半导体器件、及没有电压供给期间也可以保持数据的非易失性半导体存储器件两种，在它们之中还可根据方式及使用方法的不同进行分类。
在后者的半导体存储器件中，现在最常采用的方式之一是可以电写入和擦除的闪速EEPROM。闪速EEPROM现在的主流是采用在MOS(Metal Oxide Semiconductor)晶体管的沟道上用氧化膜等使周围形成绝缘的浮置栅的浮动型存储单元。浮动型存储单元，通过对浮置栅注入电子或抽出电子，改变MOS晶体管的源一漏间电流开始流动的栅电压阈值(以下称Vt)，存储数据。
另一方面，近些年来，MNOS型存储单元再次开始显露头角。MNOS型存储单元与浮动型存储单元不同，在MOS晶体管的沟道上形成ONO膜，并通过在ONO膜界面的陷井(trap)中注入电子或空穴使Vt变化。MNOS型存储单元具有捕集的静电荷(电子及空穴)几乎不能移动的特征。因此，MNOS型存储单元不像浮动(floating)型存储单元那样，即使有氧化膜缺陷所积蓄的全部静电荷也不会丢失。这样的MNOS型存储单元具有的特征，随着氧化膜的薄膜化，对近些年成为很大问题的随着时间增加而使数据消失的问题(保持问题)是有利的。
另外，MNOS型存储单元，由于注入的静电荷不移动，所以静电荷可以位于沟道上。一般来说，由于静电荷的注入在热电子发生的漏附近发生，所以在MNOS存储单元中，静电荷位于漏附近的0N膜界面上。另外，由于MNOS型存储单元的源和漏由偏置(bias)条件决定，所以源和漏间的偏置条件在半导体存储器件的使用过程中可以反转。从而，MNOS型存储单元可以在存储单元的沟道两侧形成2处局部电荷部。因此，MNOS型存储单元通过对2处局部电荷部分别分配1个数据，可以在1个单元存储2个数据。从以上的特征看，对MNOS型存储单元的期待越来越高。
图13A是一般的MNOS型存储单元的断面图。在图13A中，在半导体衬底Sub上形成用于器件分离的LOCOS 101、0NO膜102、及栅103，而在LOCOS 101的下面形成扩散层104、及扩散层105。栅(gate)103一般由多晶硅形成，在组成存储阵列时作为字线(word line)使用。扩散层104和扩散层105是存储单元的漏(drain)或者源(source)，在组成存储阵列时作为埋入型位线(bit line)使用。局部电荷部106及107都是电荷位于的场所。
图13B是图13A的MNOS型存储单元的概略图，赋予序号相同的概成单元指的是同一部分。在所有的附图中，栅103、扩散层104及105(一个相当于漏、另一个相当于源)、局部电荷部106及107均通过图13B所示标号表示。
图14是采用现有的存储单元构成的存储阵列周边部的模式图。在图14中，由于纸面尺寸的限制只画出了阵列的一部分，而实际的阵列一般在纵横方向存在很多存储单元。如图14中所示，多个存储单元M01～M06在纸面横方向配置成阵列状。各存储单元的栅在横方向连接在公共节点的字线WL0上。即，存储单元M01～M06的控制栅连接在字线WL0上。另外，各存储单元的源或漏，在纸面纵方向上与公共节点的位线BL0～BL6相连接。例如，存储单元M01的漏或源分别与位线BL0及BL1相连接。存储单元M02的漏或源分别连接在位线BL1及BL2上。
各位线通过转换开关208选择连接到读出放大器(senseamplifier)209的一个输入上。读出放大器209的另一个输入通过基准(reference)位线RBL连接基准单元R01的漏。基准单元R01采用按流过数据1状态的存储单元电流和数据0状态的存储单元电流的正中间电流而设计的CMOS晶体管。另外，基准单元R01具有源线RSL、及字线RWL。基准单元R01的栅连接在字线RWL上。在基准单元R01中，未连接到读出放大器109的一侧是源，连接在源线RSL上。
在图14中所示的现有例子中，读出时将存储单元M01～M06的电流与基准单元R01的电流进行比较，通过大小关系判断存储在存储单元M01～M06中的数据的状态。读出哪个存储单元的数据，由转换与读出放大器209连接的位线进行选择。这时，在位线选择时，需要注意的是，读出各存储单元内2个局部电荷部106或107的哪一个。
例如，当读出存储在存储单元M02右侧的局部电荷部107中的静电荷时，将位线BL1连接在读出放大器209上，而将位线BL2连接到地电平。而当读出左侧的局部电荷部106时，将位线BL2连接到读出放大器209，将位线BL1连接到地电平。连接到读出放大器209一侧的位线，在即将读出之前预充电到Hi(高)电平。即，通过使连接到存储单元的位线的偏置电压方向反转，来变更存储单元的源和漏，转换读出端的局部电荷部。
另一方面，(日本)特开2002-237191号的公报提出了包含2个浮动型存储单元，且存储互补成对的电荷的非易失性存储电路。在该公报中记载的非易失性存储电路，由于由2个存储单元存储使数据互补成对的电荷，所以可以高速可靠地读出数据。
在图14中所示的现有例子中，为了在读出放大器209中确保能判断数据的足够的读出电流，需要提高位线的电位，或者将基准单元的电流准确设定在中间电流上。但是，满足前者对提高半导体存储器件的低电源电压及低功率动作性能是不利的。具体来说，如果使半导体存储器件在低电源电压动作，则需要对采用电荷泵的位线升压，这样会使芯片面积增加。而满足后者由于对基准单元及其周边电路(外围电路)要求很高的精度，所以将使设计或制造过程控制困难，造成生产时的合格率下降。另外，图14中所示的现有例子中，如上所述，确保读出电流余量很困难，这意味着读出动作的高速化是困难的。
另外，(日本)特开2002-237191号公报中记载的非易失性存储电路为了保持1个数据单纯需要2倍的存储单元，无法避免芯片面积增大及合格率下降。
发明内容
为此，本发明的目的在于提供一种半导体存储器件，可靠性高，可以实现在低电压下动作和高速化，并且生产时的合格率高。
上述目的可以通过以下的半导体存储器件实现，一种可以写入及擦除数据，在不供给电压的期间也可以保持该数据的非易失性半导体存储器件，具有多个存储单元，该存储单元包括分别可以积蓄对应于数据的静电荷的多个局部电荷部；局部电荷部之中的任意两个以互补的状态积蓄电荷。
根据上述构成，由于通过将互补的状态的电荷积蓄在2个局部电荷部来存储数据，所以可以实现读出电流余量的扩大，可以在低电压下动作及动作高速化。另外，由于读出时不需要基准单元，所以可以使芯片的合格率提高。
最好2个局部电荷部分别包含在不同的存储单元中。另外，最好2个局部电荷部包含在同一存储单元中。
最好以互补的状态积蓄的电荷，利用连接在各局部电荷部上的各个不同的位线读出。
最好以互补的状态积蓄的电荷，利用未连接在各局部电荷部上的空位线读出。根据上述构成可以进行稳定的读出。
最好2个局部电荷部，分别包含在不同的存储阵列所包含的存储单元中。根据上述构成可以进行更稳定的读出。
最好2个局部电荷部，分别包含在不同的字线所连接的存储单元中。根据上述构成，由于不需要写入验证时的基准单元，同时由于采用对应于实际读出时的存储单元间相对的Vt差进行写入，所以可以执行更正确的写入验证。
最好包括通过开关元件与用于读出以互补的状态积蓄的电荷的位线连接的电容器。根据上述的构成，可以不依赖于写入的数据，使全部存储单元的电荷存储状态相同，可以保证高的可靠性。
最好局部电荷部可以转换到单独积蓄电荷的状态。最好转换可根据标记进行。根据上述构成，特别是根据局部电荷部可以转换到单独积蓄电荷的状态的构成，可以根据使用状况转换存储方法，可以更有效的使用存储区域。
最好采用多个可以以互补的状态积蓄电荷的局部电荷部的对，存储1个比特。根据上述构成可以使半导体存储器件更加高速化及提高可靠性。
根据本发明，可以提供能提高可靠性，在低电压下动作和高速化，并且生产时的合格率高的半导体存储器件。
本发明的这些及其他目的、特征、局面、效果，参照附图从以下的详细说明可以进一步明确。
图1是本发明的实施例1所涉及的半导体存储器件中所包含的存储阵列周边部的模式图。
图2是说明本发明的实施例1所涉及的半导体存储器件中读出动作的模式图。
图3A～图3B是说明本发明的实施例1所涉及的半导体存储器件中向纵列方向迁移地址时的读出放大器连接状态的模式图。
图4A～图4B是说明本发明的实施例1所涉及的半导体存储器件中预写入偏置条件的模式图。
图5是说明本发明的实施例1所涉及的半导体存储器件中擦除时偏置条件的模式图。
图6是说明本发明的实施例1所涉及的半导体存储器件中数据写入时偏置条件的模式图。
图7是说明本发明的实施例2所涉及的半导体存储器件所包含的存储阵列周边部的模式图。
图8是说明本发明的实施例3所涉及的半导体存储器件所包含的存储阵列周边部的模式图。
图9是说明本发明的实施例4所涉及的半导体存储器件所包含的存储阵列周边部的模式图。
图10A～图10B是说明本发明的实施例5所涉及的半导体存储器件所包含的存储单元的偏置条件的模式图。
图11是说明本发明的实施例6所涉及的半导体存储器件所包含的存储阵列周边部的模式图。
图12是说明本发明的实施例7所涉及的半导体存储器件所包含的存储阵列周边部的模式图。
图13A～图13B是一般的MNOS型存储单元的断面图。
图14是采用现有的存储单元构成的存储阵列周边部的模式图。
具体实施例方式
(实施例1)图1是本发明的实施例1所涉及的半导体存储器件中所包含的存储阵列周边部的模式图。实施例1所涉及的半导体存储器件与用图14说明的现有存储阵列一样，以多个存储单元M01～M06为中心构成。多个存储单元M01～M06在纸面横方向配置成阵列状。各存储单元的栅在横方向连接在作为公共节点的字线WL0上。即，存储单元M01～M06的控制栅连接在字线WL0上。而各存储单元的源或漏，在纸面纵方向上与作为公共节点的位线BL0～BL6相连接。例如，存储单元M01的漏或源分别与位线BL0及BL1相连接。存储单元M02的漏或源分别连接在位线BL1及BL2上。
在实施例1所涉及的半导体存储器件中，读出放大器109有3个输入。读出放大器109的2个输入，通过转换开关108与各位线进行连接。读出放大器109的输入与跳过1根的不相邻位线相连接。例如，在图1中，位线BL0和位线BL2同时输入到读出放大器109。读出放大器109的另一个输入，通过选择开关与连接在基准单元R01的漏上的基准位线RBL相连接。
基准单元R01一般采用CMOS晶体管。另外，基准单元R01具有源线RSL、及字线RWL。基准单元R01的栅，连接在字线RWL上。在基准单元R01中，未连接到读出放大器109上的一侧是源，与源线RSL相连接。
在实施例1的半导体存储器件中，基准单元R01与用图14说明的现有存储阵列的情况不同，在对存储单元所存储的数据进行读出时不使用。基准单元R01只在写入验证时及擦除验证时动作。此处，所谓“写入验证时”是用于确认在存储单元中是否正确存储了数据，在写入时检查Vt电平。而所谓“擦除验证时”是用于确认从存储单元中是否正确擦除了数据，在擦除时对Vt电平进行检查。基准单元R01通过连接在基准位线RBL上的开关，与读出放大器109相连接，可在写入验证时和擦除验证时动作。
实施例1所涉及的半导体存储器件，在公共的位线上连接的相邻存储单元的各一侧的局部电荷部(電荷局在部local chargeportion)(图中由虚线表示的椭园内的局部电荷部)之间以组成对的互补的状态积蓄2个静电荷。对互补的状态，以存储单元M01右侧的局部电荷部107、和存储单元M02左侧的局部电荷部106为例进行说明。实施例1所涉及的半导体器件，例如对存储单元M01右侧的局部电荷部107注入电子时，在M02左侧的局部电荷部106中注入空穴。反之，实施例1所涉及的半导体器件，对存储单元M01右侧的局部电荷部107注入空穴时，在M02左侧的局部电荷部106中注入电子。即，互补的状态意味着在组成对的2个局部电荷部中分别注入、存储具有相反极性电荷的状态。
实施例1所涉及的半导体存储器件，通过在组成对的2个局部电荷部中分别注入具有相反极性的电荷，分别分配数据0和数据1对数据进行存储。实施例1所涉及的半导体存储器件，由于对应于数据的静电荷在组成对的局部电荷部中以互补的状态积蓄，所以在读出数据时，不需要基准单元R01。即，在读出数据时，只要对互补的状态的2个局部电荷部之间进行比较即可。因此，在实施例1所涉及的半导体存储器件中，基准单元R01只在写入验证时及擦除验证时动作。
实施例1所涉及的半导体存储器件，由于不使基准单元R01动作进行数据的读出，所以可以实现读出电流余量的扩大。现有的半导体存储器件在数据读出时，在原理上需要对在局部电荷部106或107中积蓄电子或空穴的状态，与其中间状态的基准单元R01进行比较。而实施例1所涉及的半导体存储器件，例如由于对局部电荷部106中积蓄电子的状态、与局部电荷部107中积蓄的空穴的状态进行比较，所以可以使读出电流余量倍增。
这样，实施例1所涉及的半导体存储器件，由于可以使读出电流余量倍增，所以可以低电压动作，不需要因读出电流不足而使位线升压。另外，实施例1所涉及的半导体存储器件，由于可以使读出电流余量倍增，所以可实现动作的高速化。
另外，实施例1所涉及的半导体存储器件，由于读出时不需要基准单元R01，所以生产时形成基准单元的困难性降低，可以提高芯片的合格率。也可以取代在一个局部电荷部中注入空穴，来实现无电荷的状态，并与注入电子的状态之间实现互补的状态。另外，组成对的存储单元的位置关系也不一定必须邻接，连接在不同的字线及位线上的存储单元之间、及超过阵列块的存储单元之间组成对也没有问题。实施例1所涉及的半导体存储器件进一步发展，也可以使用多个局部电荷部的对，存储1个数据，判断该读出结果的多个决定，或者判断读出电流的合计，可以实现可靠性更高、动作余量更大的半导体存储器件。
图2是说明本发明的实施例1所涉及的半导体存储器件中读出动作的模式图。利用图2，对存储单元M01纸面右侧的局部电荷部107、与存储单元M02左侧的局部电荷部106的对中所存储的动作的读出进行说明。在图2中，为了表示在存储单元M01右侧的局部电荷部107中注入空穴，用虚线画出的倒三角形表示，为了表示在存储单元M02左侧的局部电荷部106中注入电子，用虚线画出的正三角形表示。另外在图2中，在位线BL0～BL6上画出了即将开始读出动作前的位线的偏置电压的状态。下面依次说明读出的动作。
在初始状态，全部节点为地电平GND。首先，使位线BL3～BL6为高阻抗状态Hi-z，使位线BL1连接地线GND。接着将位线BL0和BL2预充电到高电平Hi level后，变为高阻抗状态Hi-z。通过设定以上的偏置条件，由于作为源端的右侧的局部电荷部107存在空穴，使存储单元M01的Vt变低。反之，由于作为源端的左侧的局部电荷部106存在电子，使存储单元M02的Vt变高。
从而，当打开字线WL0时，位线BL0的电位因在存储单元M01中流过单元电流而降低，但是由于存储单元M02几乎没有流过单元电流，位线BL2的电位不降低。为了检测位线BL0和BL2之间的电位差，而采用转换开关108，将读出放大器109与位线BL0和BL2相连接起动，进行差分放大。
这时，基准单元一侧的基准位线RBL通过读出放大器109内部的选择开关，维持断开的状态。通过以上的动作，可以读出存储单元M01纸面右侧的局部电荷部107、与存储单元M02左侧的局部电荷部106的对中存储的数据。也可以在读出放大器109预先连接在位线BL0和BL2之后，打开字线WL0。该步骤有时可能容易优化读出放大器109的起动定时。
图3A～图3B是说明本发明的实施例1所涉及的半导体存储器件中向纵列(column)方向迁移地址时的读出放大器连接状态的模式图。在图3A及图3B中，读出放大器109周边的构成单元，由于纸面的限制而省略了一部分。图3A表示在读出存储单元M02纸面右侧的局部电荷部107、与存储单元M03左侧的局部电荷部106的对中存储的数据时的读出放大器109的连接。如图3A中所示，在读出存储单元M02纸面右侧的局部电荷部107、与存储单元M03左侧的局部电荷部106的对中存储的数据时，读出放大器109与位线BL1和位线BL3相连接。
而图3B表示在读出在存储单元M05纸面右侧的局部电荷部107、与存储单元M06左侧的局部电荷部106的对中存储的数据时的读出放大器109的连接。如图3B中所示，在读出在存储单元M05纸面右侧的局部电荷部107、与存储单元M06左侧的局部电荷部106的对中存储的数据时，读出放大器109与位线BL4和位线BL6相连接。从图3A中所示的连接状态，向图3B中所示的连接状态的转移，通过转换开关108转换读出放大器109和位线的连接来实现。
下面说明实施例1所涉及的半导体存储器件中写入及擦除的方法。以下结合实际的数据改写步骤，按预写入、擦除、数据写入的顺序进行说明。预写入是对未注入电子的局部电荷部在擦除前注入电子，防止因连续进行擦除而使可靠性恶化等的步骤。
图4A～图4B是说明本发明的实施例1所涉及的半导体存储器件中预写入偏置条件的模式图。在图4A及图4B中，读出放大器109周边的构成单元因纸面限制，一部分已省略。
图4A是表示在实施例1所涉及的半导体存储器件中，与奇数位线邻接的局部电荷部中注入电子时偏置条件的模式图。首先，如图4A中所示，使位线BL1、BL3等奇数位线为高电平(Hi level)。通过这样的偏置条件，对与奇数位线邻接的存储单元M01的局部电荷部107、存储单元M03的局部电荷部107等注入电子。应注入电子的局部电荷部由图中加影线的倒三角形表示。
图4B是表示在实施例1所涉及的半导体存储器件中，与偶数位线邻接的局部电荷部中注入电子时偏置条件的模式图。然后，如图4B中所示，使位线BL1、BL3等奇数位线为低电平(Low level)，而使位线BL0、BL2等偶数位线为高电平(Hi level)。通过这样的偏置条件，对与偶数位线邻接的存储单元M03的局部电荷部106、存储单元M04的局部电荷部107等注入电子。同样，应注入电子的局部电荷部由图中加影线的倒三角形表示。这样，对于未注入电子的局部电荷部，在擦除前注入电子。预写入对1个单元中有2个局部电荷部，分别交互进行。
图5是说明本发明的实施例1所涉及的半导体存储器件中擦除时偏置条件的模式图。如图5中所示，在擦除数据时，对全部局部电荷部一齐注入空穴，所积蓄的电子被中和。当将局部电荷部积蓄空穴的状态使用于数据存储时，还要注入空穴。
然后，通过擦除验证，确认擦除的状态。实施例1所涉及的半导体存储器件采用基准单元R01进行擦除验证。具体来说，在对存储单元M01右侧的局部电荷部107进行擦除验证时，通过转换开关108将位线BL0连接在读出放大器109上，采用基准单元R01进行读出动作。如果读出了期待值的数据，则可确认数据已被擦除。一般来说，擦除验证时，字线WL0和基准字线RWL的电位调整到可以检查存储单元是所希望的Vt电平。另外，擦除验证并不限于上述步骤，用其他方法也可实现。
图6是说明本发明的实施例1所涉及的半导体存储器件中数据写入时偏置条件的模式图。图6表示在存储单元M01纸面右侧的局部电荷部107、与存储单元M02左侧的局部电荷部106的对中写入数据时的偏置条件。
如图6中所示，在存储单元M01纸面右侧的局部电荷部107、与存储单元M02左侧的局部电荷部106的对中写入数据时，使位线BL0为低电平Low level、使位线BL1为高电平Hi level、使其他位线BL2～BL6为高阻抗状态Hi-z。通过该状态，在存储单元M01纸面右侧的局部电荷部107中注入电子。
然后，通过写入验证来确认写入的状态。实施例1所涉及的半导体存储器件采用基准单元R01进行写入验证。具体来说，在对存储单元M01右侧的局部电荷部107进行写入验证时，通过转换开关108将位线BL0连接在读出放大器109上，采用基准单元R01进行读出动作。如果读出了期待值那样的数据，则可确认数据已写入。一般来说，写入验证时，字线WL0和基准字线RWL的电位调整到可以检查存储单元是所希望的Vt电平。另外，写入验证并不限于上述步骤，用其他方法也可实现。
如上所述，实施例1所涉及的半导体存储器件，由于通过2个局部电荷部积蓄互补的状态的电荷来存储数据，所以可以实现读出电流余量的扩大，可以实现低电压动作和动作的高速化。另外，实施例1所涉及的半导体存储器件，由于读出时不需要基准单元，所以可以提高芯片的合格率。
(实施例2)图7是说明本发明的实施例2所涉及的半导体存储器件所包含的存储阵列周边部的模式图。实施例2所涉及的半导体存储器件由于概略构成与图2中所示的实施例1所涉及的半导体存储器件相同，故只说明不同点。
实施例2所涉及的半导体存储器件，存在空位线DBL，读出放大器109的一个输入连接在该空位线DBL这一点上，以及在读出动作时加在各位线上的偏置条件不同这一点上，与实施例1所涉及的半导体存储器件不同。在实施例2所涉及的半导体存储器件中，以对存储单元M01右侧的局部电荷部106、及存储单元M02左侧的局部电荷部107的对中所存储的数据进行读出时为例进行说明。
在初始状态，全部节点为地电平GND。首先，使位线BL3～BL6为高阻抗状态Hi-z，使位线BL0连接到地线GND，而将BL2连接到高电平Hi level。接着，将位线BL1预充电到地电平和高电平中间的电位middle level，同时将空位线DBL预充电到同样的中间电位middle level。
实施例2所涉及的半导体存储器件，位线BL1和空位线DBL的预充电电位middle level相等，这对稳定读出动作是很重要的。从而，实施例2所涉及的半导体存储器件，希望采用开关元件等，对位线BL1和空位线DBL进行电连接。
在预充电结束之后，首先切断预充电电源，然后使连接位线BL1和空位线DBL的开关元件等断开，使位线BL1和空位线DBL为高阻抗状态Hi-z。结果，变为图7中所示的位线的偏置条件。即，通过设定以上的偏置条件，在作为源端的左侧的局部电荷部106中由于存在空穴，使存储单元M01的Vt低。反之在作为源端的左侧的局部电荷部106中由于存在电子，使存储单元M02的Vt高。从而，当打开字线WL0时，由于存储单元M01中流过的单元电流比在存储单元M02中流过的单元电流大，所以位线BL1的电位从中间电位下降到地电平。如果将该电位与空位线DBL中积蓄的电位进行比较，则可以读出数据。
如上所述，实施例2所涉及的半导体存储器件，由于具有空位线DBL，所以作为读出对象的位线不会受到不是读出对象的其他位线容量的影响，可以进行更稳定的读出动作。
(实施例3)图8是说明本发明的实施例3所涉及的半导体存储器件所包含的存储阵列周边部的模式图。实施例3所涉及的半导体存储器件由于概略构成与图2中所示的实施例1所涉及的半导体存储器件相同，故只说明不同点。
实施例3所涉及的半导体存储器件，在超过存储阵列块的单元之间各局部电荷部形成对这一点，与实施例1所涉及的半导体存储器件不同。此处，所谓“存储阵列块”是包括多个存储单元的单位。在图8中，实施例3所涉及的半导体存储器件包括存储阵列块110、及存储阵列块111。
一般来说，同一存储阵列块内的存储单元，例如像位线BL0～BL6那样，通过存储单元连接位线。另一方面，不同存储阵列块间的存储单元，不相连接。例如，在实施例3所涉及的半导体存储器件中，位线BL6和位线BL256未连接。另外，对于字线也有在不同存储阵列块之间不连接的情况，但是，实施例3所涉及的半导体器件连接在公共的字线WL0上。
在图8中省略的是存储阵列块110和存储阵列块111采取了存在多条字线的阵列结构。组成对的各局部电荷部在不同的存储阵列块之间可以任意组合，例如，像存储阵列块110中的存储单元M02右侧的局部电荷部107，与存储阵列块111中的存储单元M0257右侧的局部电荷部107的组合那样，在存储阵列块内最好在同一位置。
实施例3所涉及的半导体存储器件的读出动作，除了像位线BL1和BL257那样在不同存储阵列块的位线上读出数据之外，与图2所示的实施例1相同，其说明予以省略。
如上所述，实施例3所涉及的半导体存储器件，由于在不同的存储阵列块中的局部电荷部之间组成对，以互补的状态积蓄电荷，所以与读出对象的局部电荷部连接的位线，在组成对的2个局部电荷部之间大体成相同状态。从而，实施例3所涉及的半导体器件可以使不是读出对象的位线容量的影响，在存储单元相互之间大体相等。结果，实施例3所涉及的半导体存储器件，在读出放大器中进行差分放大时，由于给予两者相等的影响相互抵消，所以可以进行更稳定读出。
(实施例4)图9是说明本发明的实施例4所涉及的半导体存储器件所包含的存储阵列周边部的模式图。实施例4所涉及的半导体存储器件由于概略构成与图2中所示的实施例1所涉及的半导体存储器件相同，故只说明不同点。
实施例4所涉及的半导体存储器件，由位线及字线不同的存储单元中的各局部电荷部之间形成对这一点，与实施例1所涉及的半导体存储器件不同。在实施例4所涉及的半导体存储器件中，例如，存储单元M01和M01B左侧的局部电荷部106形成对时，位线BL1和BL1B相当于数据的读出位线。数据的读出线BL1和BL1B一起输入到读出放大器112。
实施例4所涉及的半导体存储器件，在写入验证时的动作中有特点。实施例4所涉及的半导体存储器件，在写入验证时，对于读出动作严格设定形成对的局部电荷部连接在某个存储单元的字线WL0和WLOB之间的电位条件，进行写入验证。
写入验证具体按下述进行。例如，当对存储单元M01左侧的局部电荷部106注入电子时，使字线WL0的电位比字线WLOB的电位高，在存储单元M10中处于电流容易流动的状态。在该状态下，对在位线BL1上读出的数据(电位)，与采用读出放大器112，在位线BL1B上读出的存储单元M01B的数据(电位)进行比较，确认是否出现期待值那样的数据。
实施例4所涉及的半导体存储器件，如上所述，在写入验证时不需要基准单元。另外，实施例4所涉及的半导体存储器件，由于采用对应于实际读出时的存储单元间相对的Vt差进行写入验证，所以可以执行更正确的写入验证。
(实施例5)图10A～图10B是说明本发明的实施例5所涉及的半导体存储器件所包含的存储单元的偏置条件的模式图。实施例5所涉及的半导体存储器件的特征是同一存储单元内的局部电荷部形成对。实施例5所涉及的半导体存储器件由于概略构成与实施例1所涉及的半导体存储器件相同，故以下以不同的部分为中心进行说明。图10A表示读出存储单元M01纸面右侧的局部电荷部107中的数据(电荷)时的偏置条件。图10B表示读出存储单元M01纸面左侧的局部电荷部106中的数据(电荷)时的偏置条件。
实施例5所涉及的半导体存储器件的存储单元M01，位线BL0的一端通过电容器113接地，位线BL1的一端通过电容器114接地。电容器113和电容器114具有暂时存储各位线电位的功能。位线BL0和位线BL1分别通过开关输入到读出放大器109。
下面说明实施例5所涉及的半导体存储器件中的数据读出的步骤。首先，在地电平GND的各位线内，将位线BL0预充电到高电平Hi level，预充电结束后，切断预充电电源，使位线BL0为高阻抗状态Hi-z。以上的状态是图10A中所示的偏置条件。用图10A所示的偏置条件打开字线WL0，读出位线BL0中存储单元M01右侧局部电荷部107的状态，以电位形式将其传输给电容器113，切断与位线BL0的连接。
然后，再将位线连接到地电平GND后，将位线BL1预充电到高电平Hi level，预充电结束后，切断预充电电源，使位线BL1为高阻抗状态Hi-z。以上的状态是图10B中所示的偏置条件。用图10B所示的偏置条件打开字线WL0，读出位线BL1上存储单元M01纸面右侧局部电荷部106的状态，以电位形式将其传输给电容器114，切断与位线BL1的连接。
在断开位线BL0和位线BL1的状态，通过读出放大器109对电容器113和114之间的电位差进行放大，可以读出在存储单元M01内以互补的状态存储的数据(电荷)。
实施例5所涉及的半导体存储器件，由于具有以上的构成，所以不会因写入的数据不同而变化，可以使全部存储单元的电荷积蓄状态相同，可以保证高的可靠性。
(实施例6)图11是说明本发明的实施例6所涉及的半导体存储器件所包含的存储阵列周边部的模式图。实施例6所涉及的半导体存储器件由于概略构成与图2中所示的实施例1所涉及的半导体存储器件相同，故只说明不同点。
在图11中，记载有在说明实施例1所涉及的半导体存储器件的图2中省略的存储单元M11～M16和字线WL1。另外，实施例6所涉及的半导体存储器件，在具有标记单元F01及F11、标记用的源线FSL和标记用的位线FBL这一点上，与实施例1不同。标记单元F01和F11是与存储单元M01等相同的MNOS型存储单元。
以上在实施例1～5的半导体存储器件中，对2个局部电荷部以互补的状态存储的数据(电荷)进行存储、读出的方法(以下称为第1方法)进行了说明。实施例1～5的半导体存储器件，是以互补的状态存储数据的方法采用全部存储单元为前提的。
另一方面，当半导体存储器件以各局部电荷部独立存储电荷的现有方法(以下称为第2方法)使用时，在可靠性及高速读出等方面存在难点，但是具有在1个存储单元中可以存储多个数据的优点。
为此，通过根据实际使用情况对第1方法和第2方法进行组合，使用半导体存储器件的存储单元，可以更有效地使用存储区域。具体来说，在要求高可靠性时、要求低电压时、要求高速读出时等，选择第1方法，而要求存储容量时采用第2方法。实施例6所涉及的半导体存储器件，通过采用标记单元，实现根据实际使用情况转换半导体存储器件的数据存储方法。
在图11中，标记单元F01存储有对应于连接在字线WL0上的存储单元M01～M06采用第1方法进行写入的标记位(数据1)。而标记单元F11存储有对应于连接在字线WL1上的存储单元M11～M16采用第2方法进行写入的标记位(数据0)。实施例6所涉及的半导体存储器件，由于将标记单元配置在每个字线上，所以对每个字线都可以转换数据存储方式。如果以扇区为单位及以芯片为单位进行数据存储方式的转换就足够时，可以通过在每个扇区及每个芯片配置标记单元实现。
在实施例6的半导体存储器件中，在读出数据时，首先读出并检查标记单元的标记位(flag bit)。当标记位是表示对应的存储单元用第1方法存储数据的1时，则设定实施例1～5中说明的偏置条件，并读出数据。当标记位是表示对应的存储单元用第2方法存储数据的0时，则用现有的方法读出数据。
例如，在字线WL1上连接的存储单元M11，由于用第2方法存储数据，所以当读出存储单元M11右侧的局部电荷部107的数据(电荷)时，以图11中所示的偏置条件，用位线BL0、读出放大器109及基准单元R01进行数据的读出。而当通过由连接在字线WL0的存储单元M01的纸面右侧的局部电荷部107和存储单元M02的纸面左侧的局部电荷部106形成的对，读出以互补的状态存储的数据(电荷)时，则通过以上叙述的读出方法读出数据。
实施例6的半导体存储器件，由于具有以上的构成，所以根据在要求高可靠性时、要求低电压时、要求高速读出时等使用情况不同可以转换存储方法，可以更有效使用存储区域。
当在数据读出之前总是进行标记用存储单元标记位的读出动作时，存取时间可能变慢。但是，对于这一问题，预先将数据存取方法收入锁存电路等中，如果通过该逻辑计算选择动作方法，则对存取时间的影响很小。另外，转换数据存储方法的单位，以扇区为单位进行很有效，所以因锁存电路等造成面积增加也很小。
在实施例6的半导体存储器件中，由于标记用的单元F01和F11不一定必须是NMOS型存储单元，采用掩膜ROM等其他存储单元也可以。但标记用的单元F01及F11采用可以改写的存储器则更好。
(实施例7)图12是说明本发明的实施例7所涉及的半导体存储器件所包含的存储阵列周边部的模式图。在图12中，读出放大器周边的电路，因纸面的限制而予以省略。在图12中，记载有在说明实施例1所涉及的半导体存储器件在图2中省略的存储单元M11～M16及M21～M26、和字线WL1及WL2。
以上，在实施例1～6的半导体存储器件中，说明对互补的状态存储的数据(电荷)进行存储、读出的方法(以下称第1方法)时，叙述了采用某2个局部电荷部存储1个数据的情况。与其相比，实施例7所涉及的半导体存储器件可以采用3个以上的存储单元的局部电荷部，以互补的状态存储1个数据。
在实施例7所涉及的半导体存储器件中，由存储单元M01的纸面右侧的局部电荷部107、与存储单元M02的纸面左侧的局部电荷部106形成的对1、由存储单元M11的纸面右侧的局部电荷部107、与存储单元M12的纸面左侧的局部电荷部106形成的对2、及由存储单元M21的纸面右侧的局部电荷部107、与存储单元M22的纸面左侧的局部电荷部106形成的对3中写入同一数据。在实施例7所涉及的半导体存储器件中读出数据时，使字线WL0、WL1、WL2的电位一起提高，读出存储单元电流。读出的存储单元电流合成后，各对的存储单元电流差的合计由读出放大器进行判断。
这样，实施例7所涉及的半导体存储器件，由于输入到读出放大器的读出电流差变大，所以可以更为高速化。实施例7所涉及的半导体存储器件，即使1个对数据由于某种原因而在存储中丢失时，由于其他2个对进行补充，所以可进一步提高可靠性。
另外，还有依次读出3个对的数据，并取得该判断结果的多个决定的方法。存储同一数据的局部电荷部的对的数量，并不限于3个，也可以是2个或3个以上。
本发明一般能用于手提电话终端等移动设备的程序用存储器、及数码相机等数据用存储器等用非易失性半导体存储器件的设备。
以上，对本发明进行了详细说明，上述说明在所有方面都只不过是本发明的例子，并不是限定其范围。只要不越出本发明的范围，当然可以进行各种改良及变形。
权利要求
1.一种半导体存储器件，是可以写入及擦除数据，在不供给电压的期间也可以保持该数据的非易失性半导体存储器件，其特征在于具有多个存储单元，该存储单元包括分别可以积蓄对应于上述数据的静电荷的多个局部电荷部；上述局部电荷部之中的任意两个以互补的状态积蓄电荷。
2.如权利要求1所述的半导体存储器件，其特征在于两个上述局部电荷部分别包含在不同的存储单元中。
3.如权利要求1所述的半导体存储器件，其特征在于两个上述局部电荷部包含在同一存储单元中。
4.如权利要求1所述的半导体存储器件，其特征在于上述以互补的状态积蓄的电荷，利用连接在上述各局部电荷部上的各个不同的位线读出。
5.如权利要求1所述的半导体存储器件，其特征在于上述以互补的状态积蓄的电荷，利用未连接在各上述局部电荷部上的空位线读出。
6.如权利要求1所述的半导体存储器件，其特征在于两个上述局部电荷部分别包含在不同的存储阵列所包含的存储单元中。
7.如权利要求1所述的半导体存储器件，其特征在于两个上述局部电荷部分别包含在不同的字线所连接的存储单元中。
8.如权利要求1所述的半导体存储器件，其特征在于包括电容器，该电容器通过开关元件与用于读出上述以互补的状态积蓄的电荷的位线连接。
9.如权利要求1所述的半导体存储器件，其特征在于上述局部电荷部可以转换到单独积蓄电荷的状态。
10.如权利要求9所述的半导体存储器件，其特征在于上述转换根据标记进行。
11.如权利要求1所述的半导体存储器件，其特征在于采用多个可以以上述互补的状态积蓄电荷的上述局部电荷部的对，存储1个比特。
全文摘要
本发明提供半导体存储器件，可靠性高，可以实现低电压动作和高速化，并且生产时的合格率高。这种半导体存储器件，是可以写入及擦除数据，在不供给电压的期间也可以保持该数据的非易失性半导体存储器件，具有多个存储单元，该存储单元包括分别可以积蓄对应于数据的静电荷的多个局部电荷部；局部电荷部之中的任意两个以互补的状态积蓄电荷。
文档编号G11C16/06GK1845254SQ20061007418
公开日2006年10月11日 申请日期2006年4月7日 优先权日2005年4月7日
发明者椋木敏夫 申请人:松下电器产业株式会社