专利名称：双向分裂栅与非闪存结构/阵列及其编程、擦除、读出和制造技术
方法
技术领域：
本发明涉及分裂栅NAND闪存结构，具体涉及仅在NAND结构的末端有一个源极和一个漏极的双向分裂栅NAND闪存结构。
背景技术：
在本领域中，非易失性存储器集成电路芯片是众所周知的。见美国专利5,029,130和6,151,248。非易失性存储器集成电路芯片的一种形式是NAND闪存装置，在该装置中，一串串联的非易失性存储器单元组成NAND闪存结构。
参见图1A，其中示出了现有技术的分裂栅NAND闪存结构10的横截面图。(见C.Y.Shu等人的“以快速编程和擦除为特征的120nm技术的分裂栅NAND闪存节点”(“Split-Gate NAND Flash Memory At120nm Technology Node Featuring Fast Programming and Erase”by C.Y.Shu et al，2004 symposium on VLSI Technology Digest ofTechnical and Erase”))。在第一导电类型的半导体衬底12上形成NAND闪存结构10。NAND闪存结构10在衬底12中具有第二导电类型的第一区14和第二导电类型的第二区16。第一区14和第二区16彼此分隔，以界定第一区14和第二区16之间的连续沟道区。多个浮置栅(18A...18N)彼此分隔，且每个浮置栅18位于所述沟道区的一个独立部分的上方，并与该独立部分分隔和绝缘。结构10还具有与每个浮置栅18相关联的选择栅20。选择栅20位于所述沟道区的另一部分的上方，并与相关联的浮置栅18邻接并绝缘。最后，结构10具有多个控制栅22，每个控制栅22与一个浮置栅相关联，并与所述相关联的浮置栅形成堆叠式的栅配置。
通常，NAND栅结构10在列方向上形成，而选择栅20和连接各自的选择栅的控制栅22在行方向上形成。图1B中示出了这样的NAND结构10的阵列的平面图。
现有技术的NAND结构10存在的问题是，它需要为每个单元提供两条行线一条用于选择栅20，一条用于控制栅22。由于为每个单元配备两条线，而对非易失性单元而言，所述线必须携带高电压，因此每个单元节距将需要有过多的高电压控制线。此外，NAND结构10在工作中是单向的。
这样的存储器阵列是众所周知的它们相邻的行/列在阵列的末端进行电连接。见美国专利6,825,084(图2)。最后，这样的控制栅在本领域内也是众所周知的基本为T形，位于一对浮置栅之间，且其一部分位于某沟道区上方，并电容性耦合到上述的那对浮置栅。见美国专利6,151,248。
因此，需要减少每单元的线数，以改进非易失性存储器装置的节距。
发明内容
因此，在本发明中，在第一导电类型的半导体衬底上形成了NAND闪存结构。该NAND结构包括上述衬底内的第二导电类型的第一区和上述衬底内的与该第一区隔开的第二区。从而，在上述第一区和第二区之间界定沟道区。多个浮置栅彼此隔开，且每个浮置栅与上述沟道区绝缘。多个控制栅彼此隔开，且每个控制栅与上述沟道区绝缘。每个控制栅位于一对浮置栅之间，并电容性耦合到该对浮置栅。多个选择栅彼此隔开，且各选择栅与上述沟道区绝缘。各选择栅位于一对浮置栅之间。
图1A是现有技术的NAND闪存结构的示意横截面图。
图1B是使用多个图1A所示的现有技术的NAND闪存结构的NAND闪存装置的俯视图，它示出了一个NAND闪存结构与相邻NAND闪存结构的互连。
图2是本发明一个实施例的NAND闪存结构的示意横截面图。
图3是使用多个图2所示的NAND闪存结构的NAND阵列的俯视图。
图4是图3所示的NAND阵列的示意的电路图。
图5是图2所示的本发明的NAND闪存结构的一部分的横截面图。
图6A-6E示出了制造图5所示的本发明的该部分NAND闪存结构的步骤。
图7是图2所示的本发明的NAND闪存结构的变体的示意横截面图。
图8是本发明另一实施例的NAND闪存结构的示意横截面图，它是图2所示实施例的另一变体。
图9是一例与图7和图8所示的NAND闪存结构类似的NAND闪存结构的示意横截面图。
图10是本发明另一实施例的NAND闪存结构的示意横截面图。
图11是图10所示的本发明实施例的NAND闪存结构的变体的示意横截面图。
图12是图10所示的本发明实施例的NAND闪存结构的变体的示意横截面图。
图13是图11和图12所示的本发明实施例的NAND闪存结构的变体的示意横截面图。
具体实施例方式
参见图2，其中示出了本发明的第一实施例，即NAND闪存结构30的横截面图。在第一导电类型(如P型)的半导体衬底12上形成了图2所示的NAND闪存结构30。该结构30在衬底12中含有第二导电类型(如N型)的、作为源极的第一区14。与第一区14即源极14隔开的是衬底12中的同样为第二导电类型的第二区16(如漏极)。如文中所使用，术语“源极”和“漏极”可以互换使用。如将在以下公开的那样，本发明的NAND闪存结构30能在源极14和漏极16互换的情况下工作，即结构30能双向操作。第一区14和第二区16彼此隔开，以在它们之间界定连续的沟道区32。多个浮置栅18彼此隔开，并位于沟道区32的上方，且与该沟道区绝缘。每个浮置栅18位于沟道区32的一个独立部分的上方，并控制着其所在位置下方的那部分沟道区中的电流传导。NAND闪存结构30还包括多个控制栅34。每个控制栅34与一对浮置栅18相关联，并位于该对浮置栅18之间。每个控制栅34具有两部分位于与相关联的浮置栅18相邻的沟道区32的一个部分上方的第一部分36和位于相关联的浮置栅18上方的、与该浮置栅绝缘的、并电容性耦合到该浮置栅18的第二部分38。控制栅34可以是图2所示的单一结构，或可以是两个独立的、在外部电连接的(即在NAND闪存结构30之外电连接的)部分36和38。在图2所示的实施例中，NAND闪存结构30还包括位于沟道区32的某一部分上方、与该部分绝缘的第一选择栅40。每个第一选择栅与一对浮置栅18相关联，并位于该对浮置栅18之间。从而，每个浮置栅18在其一侧具有相关联的控制栅34，在其另一侧具有相关联的选择栅40。各选择栅40基本为直线形。选择栅40用作传统的MOS晶体管的栅极。最后，NAND闪存结构30还具有两个第二选择栅42，各第二选择栅位于沟道区32的一部分的上方，并与该部分绝缘，且分别和源极区14与漏极区16直接相邻。各第二选择栅42基本为“L”形。
NAND闪存结构的阵列参见图3，其中示出了NAND闪存结构30的阵列50的俯视图。
阵列50包括多个配置成多个行和列的NAND闪存结构30。如本领域技术人员熟知，术语“行”和“列”可以互换使用。在图3所示的实施例中，每个NAND闪存结构30配置在列方向上，且源极区14位于一端，漏极区16位于另一端。此外，一个列中的每个NAND闪存结构30与另一个NAND闪存结构共享位于一端的共用漏极区16，并共享位于另一端的共用源极区14。最后，从图3可看出，在行方向上彼此相邻的NAND闪存结构也共享共用源极区14。从而，NAND结构30a具有源极区14a和漏极区16a。与结构30a在行方向上直接相邻的NAND结构30b与前者共享共用漏极区16a，并具有源极区14c。然而，在行方向上相邻的结构30c也共享源极区14c。最后，在行方向上布置第一选择栅40和第二选择栅42以及控制栅34。
在图4中示出了阵列50的示意电路图。每个第一选择栅40和第二选择栅42用作MOS晶体管的传统的栅极，因为施加到该栅的电压能导通该栅下方的那部分沟道区。每个控制栅34用作堆叠浮置栅晶体管的控制栅，施加到该控制栅上的电压如果足以克服存储在相关联的浮置栅中的电荷，则可导通上述浮置栅下方的那部分沟道区。
制造方法参见图5，其中示出了本发明的NAND闪存结构30一部分的横截面图。结构30包括硅衬底12，该衬底通常为P型。然而，如本领域技术人员熟知，所述衬底也可以为N型。结构30的所述部分还包括衬底12上的浮置栅氧化层60。在氧化层60上存在一对浮置栅18。在该对浮置栅18之间是控制栅34的第一部分36。控制栅34的第一部分36也与衬底12绝缘。控制栅34的两个第二部分38中的每一个在该对浮置栅18上方延伸，并电容性耦合到该对浮置栅18。选择栅40位于一对浮置栅18之间。
可以用以下步骤制造图5所示的NAND闪存结构30的所述部分。参见图6A，其中示出了一个晶体硅衬底12，在该衬底上生长一层二氧化硅70。所述二氧化硅层的厚度约为九十(90)埃。本领域技术人员显然明白，此处说明的尺寸为NAND结构30的某个特定几何尺寸。在本实例中，所述说明用于具有一百三十(130)毫米的特征尺寸的装置。可通过硅的热氧化来生长所述二氧化硅层70，或者，它可以是淀积的电介质。然后，在二氧化硅层70上淀积约为五百(500)埃的多晶硅层72。可通过低压化学汽相淀积(LPCVD)来淀积多晶硅层72。然后，将多晶硅72进行高温氧化(HTO)处理，其中淀积二氧化硅层74。淀积约为一百五十(150)埃的二氧化硅74。最后，在二氧化硅层74上淀积约为2000埃厚的氮化硅层76。可通过LPCVD淀积氮化硅层76。所得结构如图6A所示。
然后，将图6A所示的结构进行光掩模加工，其中，用光刻胶覆盖氮化硅层76的若干选择部分，然后，通过恰当的掩模将所述部分进行曝光。除去所述掩模，同时也除去了未曝光的光刻胶。然后，将所述结构进行氮化硅的RIE蚀刻，该蚀刻除去了未被光刻胶覆盖的氮化硅76。继续进行所述蚀刻，直到其到达二氧化硅层74。然后，将仍然覆盖氮化硅76的光刻胶除去。随后，在所述结构上淀积一层二氧化硅78(TEOS)。TEOS层78约为一千(1000)埃厚。然后，将该结构进行TEOS的RIE蚀刻，并在多晶硅层72处停止。上述操作形成了与未经曝光的氮化硅76的条纹相邻的TEOS隔层78。所得结构如图6B所示。
随后，将图6B所示的结构进行RIE多晶硅蚀刻处理。该RIE多晶硅蚀刻除去了多晶硅层72的露出部分，从而使其以下的二氧化硅层70露出。然后，将该结构浸入氢氟酸，以除去TEOS氧化隔层78和二氧化硅层74的位于TEOS氧化隔层下方的部分。然后，在各处淀积HTO层80。所得结构如图6C所示。
然后，在图6C所示的结构中的每处均淀积多晶硅82。具体来说，多晶硅82淀积于氮化硅76的相邻条纹之间的、由HTO氧化层80覆盖的区域。然后，用CMP处理对该结构进行平面化和抛光，除去氮化硅76上的HTO氧化层80，直到氮化硅76露出并与淀积的多晶硅82的露出表面平齐为止。然后，将该结构进行氧化。由于仅有的露出的多晶硅是多晶硅82露出的那个区域，因此，在多晶硅82上形成氧化物84。然后，将该结构浸入氢氟酸。所得结构如图6D所示。
将图6D所示的结构浸入热的磷酸之中，而这清除了曝光的氮化硅76。然后，将该结构进行RIE氧化物蚀刻，该蚀刻除去了二氧化硅层74的露出部分。然后，对该结构进行多晶硅RIE蚀刻，该蚀刻除去了多晶硅72的露出部分，留下多晶硅72的两个独立的露出部分，这两个部分将成为与第一选择栅相邻的那一对浮置栅。然后，将该结构进行RIE氧化物蚀刻，该蚀刻除去了二氧化硅层70的露出部分，并到达衬底12。在露出的硅衬底上生长或淀积氧化层86。二氧化硅层86为第一选择栅形成了栅氧化层。从而，用于第一选择栅40的栅氧化层86的厚度可以不同于用于浮置栅72的栅氧化层70的厚度。最后，淀积多晶硅88，形成第一选择栅40。然后，将该结构进行多晶硅回蚀加工。所得结构如图6E所示。
操作方法第一种擦除操作在第一种擦除本发明的NAND闪存结构30的方法中，同时擦除位于同一行的浮置栅18。而这是通过以下方法实现的。让我们假设将同时擦除浮置栅18c和那些位于同一行的浮置栅。然后，施加以下电压。源极区14和漏极区16均保持地电位。第二选择栅42也保持在地电位。将诸如正八伏(+8v)的正电压施加到与所选定浮置栅18c直接相邻的第一选择栅40a，同时将所有其他第一选择栅40保持为地电位。最后，将地电压即诸如负十伏(-10v)的地电压施加到与所选定浮置栅18c直接相邻的、位于第一选择栅40a另一侧的控制栅34b，同时将地电压施加到所有其他控制栅34。结果，来自控制栅34b的电压将排斥浮置栅18c上的电子，同时第一选择栅40a上的正电压将吸引存储在浮置栅18c上的电子。所述电子将从浮置栅18c到达第一选择栅40a隧穿Fowler-Nordheim机构。由于每个第一选择栅40a和控制栅34b在行方向上延伸，因此所有位于同一行中的浮置栅18c将同时得到擦除。
在之前方法的一个变例中，如果将诸如负十伏(-10v)的负电压施加到位于与第一选择栅40a相邻的浮置栅18b的另外一侧的控制栅34a，则所有与浮置栅18b位于同一行的浮置栅均将得到擦除。从而，在这个变例中，可以同时擦除两行浮置栅(18a和18b)。
第二种擦除操作在这种擦除NAND结构30的方法中，源极区14和漏极区16均保持在地电位。第二选择栅42也保持在地电位。所有第一选择栅保持在地电位。将诸如负十伏(-10v)的负电压施加到每个NAND结构30中的控制栅34。将诸如正十伏(+10v)的正电压施加到衬底12。然后，同时地擦除所述NAND结构中的所有浮置栅18。然而，在这种操作模式中，所述结构必须是三阱构造，使得在衬底12中可形成不同的阱，以便仅同时擦除阵列50的几个部分。例如，如果在一个三阱中制成图3所示的左侧的NAND结构30(30a-30p)，在另一个三阱中制成图3所示的右侧的NAND结构30(30q-30af)，则可以通过将正电压施加到那个阱，同时将加到NAND结构(30q-30af)的阱的电压保持为地电压，来同时擦除NAND结构(30a-30p)中的所有浮置栅18，使用这种擦除方式，则来自浮置栅18的电子隧穿栅氧化层70而到达衬底12(或衬底12的阱)。
编程用于本发明的NAND闪存结构30的基本编程机制是一种借助于源极侧热电子注入或中沟道热电子注入的机制。假设将对浮置栅18c进行编程，则施加如下电压。将源极区14保持为地电位。将诸如+4.5伏的正电压施加到漏极区16。将诸如+6伏的正电压施加到第二选择栅42a和42b，以导通位于这些第二选择栅下方的沟道区。将7-11伏的电压加到与所选定浮置栅18c直接相邻的控制栅34b，同时将+10伏的电压加到所有剩余的控制栅。加到所有其他控制栅(如34a，34c，34d等)的+10伏电压足以导致位于与这些控制栅电容性耦合的浮置栅下方的沟道区导通，不管这些浮置栅充电与否。将+1.5伏的正电压施加到与所选定浮置栅18c直接相邻的第一选择栅40a，同时将+6伏的电压加到所有其他第一选择栅40。施加+1.5伏电压微弱地导通了第一选择栅40a下方的沟道区，同时将+6伏电压施加到所有其他第一选择栅40强烈地导通了那些第一选择栅40下方的沟道区。结果，以下述方式出现对所选定浮置栅18c的编程。
由于导通了沟道32的所有区域，因此将电子从源极区14吸引到漏极区16。随着电子接近第一选择栅40a下方的那部分沟道区，该部分沟道区被微弱地导通。然而，由于浮置栅18c和控制栅34b之间的强电容性耦合和加到控制栅34b的大电压，选择栅40a下方的沟道区32中的电子将“看见”所选定浮置栅18c上的强正电压。因而，电子将被加速而到达浮置栅18c，并被注入到栅氧化区60，从而对所选定浮置栅18c进行编程。
从图3可看出，行方向上的相邻NAND闪存结构30在一侧共享共用的源极区14，在另一侧共享共用的漏极区16。为使对相邻的NAND闪存结构30的编程干扰为最小，对其他源极区14和漏极区16施加如下所述的电压。我们假设所选定浮置栅18c来自所选定的NAND闪存结构30c。然后，施加的电压是地电压加到源极区14c，+4.5伏电压加到漏极区16c，2.5伏电压加到源极区14e。+2.5伏电压加到源极区14e使得对NAND闪存结构30d的编程干扰为最小。最后，将所有其他源极区14和漏极区16保持为地电位。
NAND闪存结构30是双向的。从而，可以在与如上所示和所述的方向相反的方向上对浮置栅18d进行编程。为对浮置栅18d进行编程，施加了以下电压漏极区16维持为地电位。将诸如+4.5伏的正电压加到源极区14。将诸如+6伏的正电压加到第二选择栅42a和42b，以导通这些第二选择栅下方的沟道区。向与所选定浮置栅18d直接相邻的控制栅34b施加7-11伏的电压，同时向所有剩余的控制栅施加+10伏的电压。施加到所有其他控制栅(如34a，34c，34d等)的+10伏电压足以导致位于与这些控制栅电容性耦合的浮置栅下方的沟道区导通，不管这些浮置栅充电与否。将+1.5伏的正电压加到与所选定浮置栅18d直接相邻的第一选择栅40b，同时将+6伏的电压施加到所有其他第一选择栅40。施加+1.5伏电压微弱地导通了第一选择栅40b下方的沟道区，同时将+6伏电压加到所有其他第一选择栅40强烈导通了那些第一选择栅40下方的沟道区。然后，将发生与之前所述相同的中沟道热电子注入，使得来自漏极区16的电子注入浮置栅18d。
读出操作第一种读出方案所选定浮置栅的第一读出方案是通过电压读出机制实现的。现假设要读浮置栅18c。施加的电压如下所述将诸如+1.5伏的正电压加到漏极区16。在-100毫微安的负载下，读出源极14处的电压。将+4伏的正电压加到第二选择栅42a和42b。将诸如+1.5伏的正电压加到与所选定浮置栅18c直接相邻的控制栅34b，同时将+4伏的正电压加到所有其他控制栅34。不管浮置栅18的充电状态如何，+4伏的电压足以导通与控制栅34相关联的浮置栅18下方的那部分沟道区32。如果所选定浮置栅18c未经编程，则+1.5伏的电压足以导通所选定浮置栅18c下方的那部分沟道区32。然而，如果所选定浮置栅18c经过编程，则+1.5伏的电压不足以导通或仅能非常微弱地导通所选定浮置栅18c下方的那部分沟道区32。将诸如+7伏的大的正电压加到与浮置栅18d直接相邻的第一选择栅40b，且浮置栅18d和所选定浮置栅18c一起电容性耦合到控制栅34b。即使浮置栅18d经过编程，第一选择栅40b上的大的正电压也足以导致浮置栅18d下方的那部分沟道区导通。向所有其他第一选择栅40施加+1.5伏的电压，该电压足以导通那些第一选择栅40下方的那部分沟道区32。
在操作中，读出了源极区14的电压。该电压取决于所选定浮置栅18c是否已被编程。
为使对相邻的NAND闪存结构30的读干扰最小，施加的电压如下所述。假设所选定NAND结构是结构30c。则施加的电压是电压读出发生在源极区14c，将+1.5伏的电压加到漏极区16c，将0伏电压加到所有其他漏极区16，将源极区14e保持浮置，并向所有其他源极区施加地电压。
能够以双向方式读NAND闪存结构30。从而，为了读浮置栅18d，施加的电压如下将诸如+1.5伏的正电压加到源极区14。在-100毫微安的负载下，读出漏极16处的电压。将+4伏的正电压加到第二选择栅42a和42b。将诸如+1.5伏的正电压加到与所选定浮置栅18d直接相邻的控制栅34b，同时将+4伏的正电压加到所有其他控制栅34。不管浮置栅18的充电状态如何，+4伏的电压足以导通与控制栅34相关联的浮置栅18下方的那部分沟道区32。如果所选定浮置栅18d未经编程，则+1.5伏的电压足以导通所选定浮置栅18d下方的那部分沟道区32。然而，如果所选定浮置栅18d经过编程，则+1.5伏的电压不足以导通或仅能非常微弱地导通所选定浮置栅18d下方的那部分沟道区32。将诸如+7伏的大的正电压施加到与浮置栅18c直接相邻的第一选择栅40a，浮置栅18c和所选定浮置栅18d一起电容性耦合到控制栅34b。即使浮置栅18c经过编程，第一选择栅40a上的大的正电压也足以导致浮置栅18c下方的那部分沟道区导通。向所有其他第一选择栅40施加+1.5伏的电压，该电压足以导通那些第一选择栅40下方的那部分沟道区32。
第二种读出方案第二种所选定浮置栅的读出方案是通过电流读出机制来实现。假设现在要读浮置栅18c。施加的电压如下将诸如+1.0伏的正电压加到漏极区16，将零伏的电压加到源极区14。读出漏极区16处流动的电流。将+3伏的正电压加到第二选择栅42a和42b。将诸如+1.5伏的正电压加到与所选定浮置栅18c直接相邻的控制栅34b，同时将+4.0伏的正电压施加到所有其他控制栅34。不管浮置栅18的充电状态如何，+4伏的电压足以导通与控制栅34相关联的浮置栅18下方的那部分沟道区32。如果所选定浮置栅18c未经过编程，则+1.5伏的电压足以导通所选定浮置栅18c下方的那部分沟道区32。然而，如果所选定浮置栅18c经过编程，则+1.5伏的电压不足以导通或仅能非常微弱地导通所选定浮置栅18c下方的那部分沟道区32。将诸如+5伏的大的正电压加到与浮置栅18d直接相邻的第一选择栅40b，浮置栅18d与所选定浮置栅18c一起电容性耦合到控制栅34b。即使浮置栅18d经过编程，第一选择栅40b上的所述大的正电压也足以导致浮置栅18d下方的那部分沟道区32导通。向所有其他第一选择栅40施加+1.5伏的电压，该电压足以导通那些第一选择栅40下方的那部分沟道区32。
在操作中，读出漏极区16处的电流。该电流取决于所选定浮置栅18c是否经过编程。
为使对相邻的NAND闪存结构30的读干扰为最小，所施加的电压如下。假设所选定NAND结构是结构30c。则施加的电压是将+1.0伏的电压加到漏极区16c，将0伏加到所有其他漏极区16，将源极区14c维持为地电位，同时向源极区14e施加+1.5伏的电压。从而，在NAND结构30d内没有电流流动。向所有其他源极区14施加地电压。
能以双向的方式读NAND闪存结构30。因而，为读浮置栅18d，施加的电压如下将诸如+1.0伏的正电压加到源极区14，将零伏的电压加到漏极区16。读出在源极区14处流动的电流。将+3伏的正电压加到第二选择栅42a和42b。将诸如+1.5伏的正电压加到与所选定浮置栅18d直接相邻的控制栅34b，同时将+4.0伏的正电压加到所有其他控制栅34。不管浮置栅18的充电状态如何，+4伏的电压足以导通与控制栅34相关联的浮置栅18下方的那部分沟道区32。如果所选定浮置栅18d未经编程，则+1.5伏的电压足以导通所选定浮置栅18d下方的那部分沟道区32。然而，如果所选定浮置栅18d经过编程，则+1.5伏的电压不足以导通或仅能非常微弱地导通所选定浮置栅18d下方的那部分沟道区32。诸如+5伏的大的正电压加到与浮置栅18c直接相邻的第一选择栅40a，浮置栅18c与所选定浮置栅18d一起电容性耦合到控制栅34b。即使浮置栅18c经过编程，第一选择栅40a上的所述大的正电压也足以导致浮置栅18c下方的那部分沟道区32导通。所有其他第一选择栅40被施加+1.5伏的电压，该电压足以导通那些第一选择栅40下方的那部分沟道区32。
所述NAND结构的其他实施例参见图7，其中示出了本发明的NAND闪存结构130的另一个实施例的横截面图。结构130类似于图2中说明的结构30。结构130和结构30之间的仅有差别是，在结构130中，有附加的第二区90(a-n)位于源极区14和漏极区16之间的沟道区32中。这些附加的区90(a-n)中的每一个位于控制栅34的第一部分36的下方。然而，控制栅34保持与衬底12和沟道区32绝缘。通过加入这些第二区90，可以更精细地控制源极区14和漏极区16之间的沟道区32内的电子流动。这些区可以在平行于控制栅34和第一选择栅40的行方向上延伸。
参见图8，其中示出了本发明另一个实施例的NAND闪存结构230的横截面图。结构230与图2所示和所述的结构30类似。结构230和结构30之间的仅有的差别是，在结构230中，与第一选择栅40类似，和源极区14以及漏极区16直接相邻的第二控制栅42也是直线形的。
参见图9，其中示出了本发明另一个实施例的NAND闪存结构330的横截面图。结构330与图2/7/8中所描述的结构30/130/230类似。与图7所描述的结构130类似，结构330具有多个位于源极区14和漏极区16之间的第二区90(a-n)。此外，与图8所描述的结构230类似，结构330具有基本为直线形的第二选择栅42。
参见图10，其中示出了本发明另一个实施例的NAND闪存结构430的横截面图。结构430与图8所示和所述的结构230类似。结构430与结构230之间的仅有的差别是，浮置栅18和其相关联的控制栅34位于槽中。与此不同，在结构230中，控制栅、第一和第二选择栅以及浮置栅全都位于硅衬底的平坦表面上。
参见图11，其中示出了本发明另一个实施例的NAND闪存结构530的横截面图。结构530与图10所描述的结构430以及图7所示的结构130类似。与结构430类似，结构530的浮置栅18和相关联的控制栅34位于槽中。此外，结构530具有多个第二区90，且各个区90均沿每条槽的底部分布，而这与图7所描述的第二区90沿控制栅34的第一部分36的底部分布类似。
参见图12，其中示出了本发明另一个实施例的NAND闪存结构630的横截面图。结构630与图10所描述的结构430类似。它们之间的仅有的区别是，在结构630中第二选择栅42为“L”形，而在图10所示的结构430中第二选择栅42为直线形。
参见图13，其中示出了本发明另一个实施例的NAND闪存结构730的横截面图。结构730与图12所描述的结构630以及图11所描述的结构530类似。结构730与结构630之间的仅有的差别是，在每条槽的底壁处加入了多个第二区90，而这一点与结构530类似。
从前述可以看出，公开了由分裂栅存储单元组成的双向高密度NAND闪存结构和阵列。
权利要求
1.一种在第一导电类型的半导体衬底上形成的NAND闪存结构，所述结构包括所述衬底内的第二导电类型的第一区；所述衬底内的第二导电类型的第二区，该第二区与所述第一区隔开，从而界定了它们之间的沟道区；多个彼此隔开的浮置栅，各浮置栅与所述沟道区绝缘；多个彼此隔开的控制栅，各控制栅与所述沟道区绝缘，各控制栅位于一对浮置栅之间，并电容性耦合到该对浮置栅；以及多个彼此隔开的选择栅，各选择栅与所述沟道区绝缘，各选择栅位于一对浮置栅之间。
2.如权利要求1所述的NAND结构，其中，各浮置栅位于控制栅和选择栅之间。
3.如权利要求1所述的NAND结构，其中，各浮置栅位于所述衬底内的槽中，且与所述槽的侧壁隔开。
4.如权利要求3所述的NAND结构，其中，各控制栅在槽内电容性耦合到所述槽内的一对浮置栅，且基本为T形。
5.如权利要求1所述的NAND结构，其中，第一选择栅与所述沟道区绝缘，且与所述第一区直接相邻；第二选择栅与所述沟道区绝缘，且与所述第二区直接相邻。
6.如权利要求5所述的NAND结构，其中，各所述第一选择栅和所述第二选择栅基本为直线形。
7.如权利要求5所述的NAND结构，其中，各所述第一选择栅和所述第二选择栅基本为“L”形。
8.如权利要求1所述的NAND结构，还包括多个所述衬底内的第二导电类型的第三区，各第三区电容性耦合到所述控制栅。
9.如权利要求1所述的NAND结构，其中，位于所述第一区和所述第二区之间的所述沟道区是在该两区之间连续的沟道区，且各控制栅基本为T形。
10.一种NAND闪存结构的阵列，所述阵列包括第一导电类型的半导体衬底；多个NAND结构，各结构包含所述衬底内的第二导电类型的第一区；所述衬底内的第二导电类型的第二区，该第二区在第一方向上与所述第一区隔开，从而界定在它们之间的沟道区；多个彼此隔开的浮置栅，各浮置栅与所述沟道区绝缘；多个彼此隔开的控制栅，各控制栅与所述沟道区绝缘，各控制栅位于一对浮置栅之间，且电容性耦合到该对浮置栅；以及多个彼此隔开的选择栅，各选择栅与所述沟道区绝缘，且各选择栅位于一对浮置栅之间；其中，基本垂直于所述第一方向的第二方向上彼此相邻的NAND结构具有在第二方向上彼此相连的所述选择栅和在第二方向上彼此相连的所述控制栅。
11.如权利要求10所述的阵列，还包括在第一方向上相互平行的连续条带中的多个作用区，具有隔开各对相邻作用区的隔离区；其中，在第二方向上将一个NAND结构连接到相邻的NAND结构的各选择栅越过隔离区；其中，在第二方向上将一个NAND结构连接到相邻的NAND结构的各控制栅越过隔离区。
12.如权利要求11所述的阵列，其中，第一NAND结构的第一区在第一方向上电连接到与该第一NAND结构的一侧相邻的第二NAND结构的第一区；所述第一NAND结构的第二区在第一方向上电连接到与该第一NAND结构的另一侧相邻的第三NAND结构的第二区。
13.如权利要求10所述的阵列，其中，各浮置栅位于控制栅和选择栅之间。
14.如权利要求10所述的阵列，其中，各浮置栅位于所述衬底内的槽中，并与所述槽的侧壁隔开。
15.如权利要求14所述的阵列，其中，各控制栅在槽内电容性耦合到该槽内的一对浮置栅，且基本为T形。
16.如权利要求10所述的阵列，还包括所述衬底内的第二导电类型的多个第三区，各第三区电容性耦合到所述控制栅。
17.如权利要求10所述的阵列，其中，位于所述第一区和所述第二区之间的所述沟道区是该两区之间的连续沟道区，各控制栅基本为T形。
18.如权利要求10所述的阵列，其中，电气上相互串联连接且相互共线的NAND结构终止于第一端和第二端，且所述第一端用第一地址寻址，所述第二端用不同于所述第一地址的第二地址寻址。
19.一种在NAND闪存结构的阵列内的第一行方向上配置的多个浮置栅的擦除方法，所述阵列在第一导电类型的半导体衬底内形成，并具有多个NAND结构，各NAND结构具有所述衬底内的第二导电类型的第一区；在所述衬底内的第二导电类型的第二区，该第二区在列方向上与所述第一区隔开而形成了它们之间的沟道区，所述列方向基本垂直于所述第一行方向；多个彼此隔开且各自与所述衬底绝缘的浮置栅；各NAND结构还具有与所述衬底绝缘的控制栅，该控制栅位于一对浮置栅之间并电容性耦合到该对浮置栅；与所述衬底绝缘的选择栅，该选择栅位于一对浮置栅之间；从而，浮置栅位于选择栅和控制栅之间，在行方向上彼此相邻的NAND结构具有在行方向上彼此相连的选择栅和在行方向上彼此相连的控制栅；所述擦除方法包括如下步骤将负电压加到与选择行内的所选定多个浮置栅的一侧直接相邻的所选定行的控制栅；以及将正电压加到与选择行内的所选定多个浮置栅的另一侧直接相邻的所选定行的选择栅；其中，所选定行的控制栅和所选定行的选择栅之间的第一行浮置栅，通过电荷从所述第一行浮置栅隧穿到所选定行的选择栅而被擦除。
20.如权利要求19所述的方法，还包括将地电压加到所有未被选择的控制栅行并将地电压加到所有未被选择的选择栅行之步骤。
21.如权利要求20所述的方法，还包括将地电压加到所述第一区并将地电压加到所述第二区之步骤。
22.如权利要求19所述的方法，还包括如下步骤将负电压加到与不同于所述第一行浮置栅的第二行浮置栅的一侧直接相邻的一行控制栅，其中所述第二行浮置栅与被施加正电压的那行选择栅直接相邻；所述第一行浮置栅和第二行浮置栅，通过电荷从所述第一和第二行浮置栅隧穿到所选定行的选择栅而被同时擦除。
23.一种在NAND闪存结构的阵列内的第一行方向上配置的多个浮置栅的擦除方法，所述阵列在第一导电类型的半导体衬底内形成，并具有多个NAND结构，各NAND结构具有所述衬底内的第二导电类型的第一区；所述衬底内的第二导电类型的第二区，该第二区在列方向上与所述第一区隔开而形成它们之间的沟道区，所述列方向基本垂直于所述第一行方向；多个彼此隔开的各与所述衬底绝缘的浮置栅；各NAND结构还具有与所述衬底绝缘的控制栅，该控制栅位于一对浮置栅之间并电容性耦合到该对浮置栅；与所述衬底绝缘的选择栅，该选择栅位于一对浮置栅之间；从而，浮置栅位于选择栅和控制栅之间，且在行方向上彼此相邻的NAND结构具有在行方向上彼此相连的选择栅和在行方向上彼此相连的控制栅；所述擦除方法包括如下步骤将负电压加到与所述选择行内的所选定的多个浮置栅的一侧直接相邻的选定行的控制栅；以及将正电压加到所述衬底；其中，与所选定行的控制栅相邻的第一行浮置栅，通过电荷从所述第一行浮置栅隧穿到所述衬底而被擦除。
24.如权利要求23所述的方法，还包括将地电压加到所有未被选择的控制栅行并将地电压加到所有未被选择的选择栅行之步骤。
25.如权利要求24所述的方法，还包括将地电压加到所述第一区并将地电压加到所述第二区之步骤。
26.一种NAND闪存结构阵列内的所选择浮置栅的读出方法，所述阵列在第一导电类型的半导体衬底内形成并具有多个NAND结构，各NAND结构具有所述衬底内的第二导电类型的第一区；所述衬底内的第二导电类型的第二区，该第二区在列方向上与所述第一区隔开而形成它们之间的沟道区；多个彼此隔开的各与所述衬底绝缘的浮置栅；各NAND结构还具有与所述衬底绝缘的控制栅，该控制栅位于一对浮置栅之间并电容性耦合到该对浮置栅；与所述衬底绝缘的选择栅，该选择栅位于一对浮置栅之间；从而，浮置栅位于选择栅和控制栅之间，且在行方向上彼此相邻的各NAND结构具有在所述行方向上彼此相连的选择栅和在所述行方向上彼此相连的控制栅；其中所述行方向基本垂直于所述列方向，所述读出方法包括如下步骤将第一电压加到所述第一区；将第二电压加到两个浮置栅之间的不同于第一控制栅的各控制栅，两个浮置栅中的一个是所选择浮置栅；不管所述浮置栅的状态如何，所述第二电压足以导通与所述控制栅相关联的浮置栅下方的那部分沟道区；将所述第二电压加到不同于与两个浮置栅直接相邻的两个选择栅的各选择栅，其中第一控制栅位于所述两个浮置栅之间；将第三电压加到所述第一控制栅；根据所选择浮置栅是已擦除或是已编程，所述第三电压足以强烈或微弱地导通所选择浮置栅下方的那部分沟道区；将所述第三电压加到与所选择浮置栅直接相邻的选择栅；将第四电压加到与非所选择浮置栅直接相邻的选择栅，该非所选择浮置栅是不同于与所述第一控制栅直接相邻的所选择浮置栅的浮置栅；不管所述非所选择浮置栅是已编程或是已擦除，所述第四电压足以导通所述非所选择浮置栅下方的那部分沟道区；以及读出所述第二区的电压，以确定所述所选择浮置栅的状态。
27.一种NAND闪存结构阵列内的所选择浮置栅的读出方法，所述阵列在第一导电类型的半导体衬底内形成并具有多个NAND结构，各NAND结构具有所述衬底内的第二导电类型的第一区；所述衬底内的第二导电类型的第二区，在列方向上与所述第一区隔开而形成了它们之间的沟道区；多个彼此隔开的各与所述衬底绝缘的浮置栅；各NAND结构还具有与所述衬底绝缘的控制栅，该控制栅位于一对浮置栅之间并电容性耦合到该对浮置栅；与所述衬底绝缘的选择栅，该选择栅位于一对浮置栅之间；从而，浮置栅位于选择栅和控制栅之间，且在行方向上彼此相邻的各NAND结构具有在所述行方向上彼此相连的选择栅和在所述行方向上彼此相连的控制栅；所述行方向基本垂直于所述列方向，所述读出方法包括如下步骤将第一电压加到所述第一区；将第二电压加到所述第二区；将第三电压加到不同于两个浮置栅之间的第一控制栅的各控制栅，所述两个浮置栅中的一个是所选择浮置栅；不管所述浮置栅的状态如何，所述第三电压足以导通与所述控制栅相关联的浮置栅下方的那部分沟道区；将第四电压加到不同于与两个浮置栅直接相邻的两个选择栅的各选择栅，所述第一控制栅位于所述两个浮置栅之间；将第五电压加到所述第一控制栅；根据所选择浮置栅是已擦除或是已编程，所述第五电压足以强烈或微弱地导通所选择浮置栅下方的那部分沟道区；将所述第五电压加到与所选择浮置栅直接相邻的选择栅；将第六电压加到与非所选择浮置栅直接相邻的选择栅，该非所选择浮置栅是不同于与所述第一控制栅直接相邻的所选择浮置栅的浮置栅；不管所述非所选择浮置栅是已编程或是已擦除，所述第四电压足以导通所述非所选择浮置栅下方的那部分沟道区；以及读出所述第二区处的电流，以确定所述所选择浮置栅的状态。
28.一种对NAND闪存结构阵列内的第一NAND结构中的所选择浮置栅的编程方法，所述阵列在第一导电类型的半导体衬底内形成并设有多个相同的NAND结构，所述第一NAND结构具有所述衬底内的第二导电类型的第一区；所述衬底内的第二导电类型的第二区，该第二区在列方向上与所述第一区隔开而形成它们之间的沟道区；多个彼此隔开的浮置栅，各浮置栅与所述衬底绝缘；所述第一NAND结构还具有与所述衬底绝缘的控制栅，该控制栅位于一对浮置栅之间并电容性耦合到该对浮置栅；与所述衬底绝缘的选择栅，该选择栅位于一对浮置栅之间；从而，浮置栅位于选择栅和控制栅之间，且在行方向上彼此相邻的各NAND结构具有在所述行方向上彼此相连的选择栅和在所述行方向上彼此相连的控制栅；所述行方向基本垂直于所述列方向，所述编程方法包括如下步骤将第一电压加到所述第一区；将第二电压加到所述第二区；将第三电压加到不同于所述两个浮置栅之间的第一控制栅的各控制栅，所述两个浮置栅中的一个是所选择浮置栅；不管所述浮置栅的状态如何，所述第三电压足以导通与所述控制栅相关联的浮置栅下方的那部分沟道区；将第四电压加到不同于与两个浮置栅直接相邻的两个选择栅的各选择栅，其中第一控制栅位于所述两个浮置栅之间；所述第四电压足以导通所述选择栅下方的那部分沟道区；将第五电压加到所述第一控制栅；所述第五电压足以导通所选择浮置栅下方的那部分沟道区；将第六电压加到与所选择浮置栅直接相邻的选择栅；所述第六电压足以导通所述选择栅下方的那部分沟道区，所述第六电压低于所述第四电压；以及将所述第四电压加到与非所选择浮置栅直接相邻的选择栅，该非所选择浮置栅是不同于与所述第一控制栅直接相邻的所选择浮置栅的浮置栅。
29.如权利要求28所述的编程方法，其中，将所述第六电压加到位于所选择浮置栅一侧的选择栅，所述第一控制栅位于所选择浮置栅的另一侧。
30.如权利要求29所述的编程方法，其中，所述第一区位于所述所选择浮置栅的所述一侧，而所述第二区位于所选择浮置栅的所述另一侧；其中，所述第一电压低于所述第二电压。
31.如权利要求30所述的方法，其中，所述第一NAND结构的所述第二区共同连接到在所述行方向上与所述第一NAND结构直接相邻的第二NAND结构的第二区。
32.如权利要求31所述的方法，还包括将第七电压加到所述第二NAND结构的所述第一区，其中，所述第七电压大于所述第一电压但小于所述第二电压。
全文摘要
在第一导电类型的半导体衬底上形成分裂栅NAND闪存结构。该NAND结构包括所述衬底内的第二导电类型的第一区和第二导电类型的第二区，所述第二区与所述第一区彼此分隔，从而界定它们之间的沟道区。多个浮置栅彼此分隔，且各浮置栅均与所述沟道区绝缘。多个控制栅彼此分隔，且各控制栅均与上述沟道区绝缘。各控制栅位于一对浮置栅之间且电容性耦合到该对浮置栅。多个选择栅彼此分隔，且各选择栅均与上述沟道区绝缘。各选择栅位于一对浮置栅之间。
文档编号G11C16/04GK1945836SQ20061008406
公开日2007年4月11日 申请日期2006年5月19日 优先权日2005年5月20日
发明者F·高, Y·-F·林, J·W·库克西, C·陈, Y·威德贾杰, D·李 申请人:硅存储技术公司