专利名称：最小化读出放大器和字线驱动器面积的半导体存储器件的制作方法
技术领域：
通常，本发明涉及半导体存储器件，并且，更具体地，涉及具有包括子阵列区域、以及与子阵列区域相邻的位线读出放大器区域和字线驱动器区域的布局的半导体存储器件。
背景技术：
半导体存储器件包括存储阵列，其中，以行和列的矩阵阵列的方式布置存储单元，即用于存储数据的存储器件。在此情况下，以行的方式布置字线WL，而以列的方式布置位线BL。在字线WL和位线BL的交点上布置存储单元MC。
如图1所示，将存储阵列划分为多个子阵列S_ARR。在沿位线BL的方向上彼此相邻的两个子阵列S_ARR之间配置读出放大器区域BK_SA。此外，在沿字线WL的方向上彼此相邻的两个子阵列S_ARR之间配置字线驱动器区域BK_SWD。此外，在读出放大器区域BK_SA和字线驱动器区域BK_SWD的交点上配置接合(junction)区域JNC。
同时，在半导体存储器件中，高集成度很多非常重要的技术因素中的一个。为了更高度地集成半导体存储器件，用于减小读出放大器区域BK_SA和字线驱动器区域BK_SWD的面积并有效地布置读出放大器区域BK_SA和字线驱动器区域BK_SWD的技术、以及用于减小存储阵列的面积的技术是重要的问题。
近来，已开发了垂直MOS晶体管，如柱形晶体管。由于这样的垂直MOS晶体管的开发，可大大地减小晶体管所需的面积。因此，还可显著地减小存储单元的面积和存储阵列的面积。结果，读出放大器区域BK_SA和字线驱动器区域BK_SWD的面积的减小也已变为重要的问题。
图2是示出传统的半导体存储器件中的电路的布置的布局图。在图2中，为了清楚地理解，将字线驱动器区域和接合区域的尺寸相对于其实际尺寸而夸大。参照图2，在每个读出放大器区域BK_SA中，布置用于读出和放大位线BL上的数据的位线读出放大器BLSA。在每个字线驱动器区域BK_SWD中，布置用于驱动字线WL的子字线驱动器SWD。
此外，在每个接合区域JNC中，布置被指定为“PX驱动器”的解码驱动器PXD<i>(i＝0至3)。此外，将预解码信号PX<i>(i＝0至3)传送到解码驱动器PXD<i>所需的整个布线(wiring)被布置为通过读出放大器区域BK_SA。此外，将传送由解码驱动器PXD<i>提供的延迟解码信号PX<i>D和反相解码信号PX<i>B所需的布线布置为通过字线驱动器区域BK_SWD。
此外，在图2的接合区域JNC中，布置了第一和第二均衡驱动器EQL_DR和EQR_DR、上拉(pull-up)电压驱动器LAD、下拉(pull-down)电压驱动器LABD等。第一和第二均衡驱动器EQL_DR和EQR_DR分别生成第一和第二均衡信号EQL和EQR，以便对连接到对应的位线读出放大器BLSA的左和右位线BL进行均衡化。上拉电压驱动器LAD以及下拉电压驱动器LABD分别生成上拉驱动信号LA和下拉驱动信号LAB，以便驱动位线读出放大器BLSA的上拉读出和下拉读出。
此外，传送第一和第二均衡信号EQL和EQR、上拉驱动信号LA和下拉驱动信号LAB所需的布线被布置为通过读出放大器区域BK_SA。另外，传送用于驱动位线读出放大器BLSA的第一和第二连接控制信号ISOR和ISOL、以及列选择信号CSL所需的布线被布置为通过读出放大器区域BK_SA。
此外，传送功率(例如，电源电压VCC、接地电压VSS和升高电压(boostedvoltage)VPP)所需的布线被布置为通过读出放大器区域BK_SA和字线驱动器区域BK_SWD。
在此情况下，如果使用垂直MOS晶体管来实现构成位线读出放大器BLSA和子字线驱动器SWD的晶体管，则可显著地减小这样的晶体管所需的面积。因此，显著地减小了实现位线读出放大器BLSA和子字线驱动器SWD所需的面积(如图3中由斜线所指示的部分所示)。
然而，在传统的半导体存储器件中，由于传送信号和/或电压所需的布线被布置为通过读出放大器区域BK_SA和字线驱动器区域BK_SWD，所以，大大地限制了读出放大器区域BK_SA和字线驱动器区域BK_SWD的宽度(参照图2和3的w1和w2)的可能的减小。
具体地，由于在每个接合区域JNC中布置解码驱动器PXD<i>(i＝0至3)，所以，传送大量预解码信号PX<i>(i＝0至3)所需的布线、以及传送延迟解码信号PX<i>D和反相解码信号PX<i>B(i＝0至3)所需的布线被布置为通过读出放大器区域BK_SA和字线驱动器区域BK_SWD。因而，很难减小读出放大器区域BK_SA和字线驱动器区域BK_SWD的宽度。
发明内容
因而，本发明的目的在于，提供一种半导体存储器件，其中，可减小读出放大器区域和字线驱动器区域的宽度，由此，随之减小总体布局面积。
在一个方面中，本发明针对于一种半导体存储器件。本发明的半导体存储器件包括多个子阵列，每个子阵列包括多个存储单元；多个读出放大器区域，每个读出放大器区域被置于沿存储单元的位线的方向彼此相邻的两个子阵列之间，其中，在每个读出放大器区域中，布置用于读出并放大对应的子阵列的一对位线上的数据的多个位线读出放大器；以及多个字线驱动器区域，每个字线驱动器区域被置于沿存储单元的字线的方向彼此相邻的两个子阵列之间，其中，在每个字线驱动器区域中，布置被操作来驱动由预定字线使能信号、以及形成一对的延迟解码信号和反相解码信号指定的字线的多个子字线驱动器。字线使能信号指定由多条字线组成的字线组，并且，所述一对解码信号从所指定的字线组中指定单条字线。此外，在读出放大器区域中布置用于响应于对应的预解码信号而生成延迟解码信号和反相解码信号的解码驱动器。
在一个实施例中，存储单元和位线读出放大器包括垂直MOS晶体管。
在另一个实施例中，子字线驱动器包括垂直MOS晶体管。
在另一个实施例中，解码驱动器包括垂直MOS晶体管。
在另一个实施例中，将延迟解码信号和反相解码信号从解码驱动器传送到对应的子字线驱动器所需的布线被布置为通过子阵列。
在另一个实施例中，将预解码信号提供到解码驱动器所需的布线被布置为通过子阵列。
在另一个实施例中，每个字线组由8条字线组成。
在另一个实施例中，在读出放大器区域中布置用于将上拉电压提供到位线读出放大器的上拉电压驱动器、以及用于将下拉电压提供到读出放大器的下拉电压驱动器。
在另一个实施例中，上拉电压驱动器和下拉电压驱动器包括垂直MOS晶体管。
在另一个方面中，本发明针对于一种半导体存储器件，其包括多个子阵列，每个子阵列包括多个存储单元；多个读出放大器区域，每个读出放大器区域被置于沿存储单元的位线的方向彼此相邻的两个子阵列之间，其中，在每个读出放大器区域中，布置用于读出并放大对应的子阵列的一对位线上的数据的多个位线读出放大器；以及多个字线驱动器区域，每个字线驱动器区域被置于沿存储单元的字线的方向彼此相邻的两个子阵列之间，其中，在每个字线驱动器区域中，布置被操作来驱动由字线使能信号、以及形成一对的延迟解码信号和反相解码信号指定的字线的多个子字线驱动器，字线使能信号指定由多条字线组成的字线组，并且，所述一对解码信号从所指定的字线组中指定单条字线。在读出放大器区域中布置用于响应于对应的预解码信号而分别生成延迟解码信号和反相解码信号的延迟解码驱动器和反相解码驱动器。
在一个实施例中，存储单元和位线读出放大器包括垂直MOS晶体管。
在另一个实施例中，子字线驱动器包括垂直MOS晶体管。
在另一个实施例中，延迟解码驱动器和反相解码驱动器包括垂直MOS晶体管。
在另一个实施例中，在不同的读出放大器区域中布置延迟解码驱动器和反相解码驱动器。
在另一个实施例中，将延迟解码信号和反相解码信号从解码驱动器传送到对应的子字线驱动器所需的布线被布置为通过不同的子阵列。
在另一个实施例中，将预解码信号提供到延迟解码驱动器和反相解码驱动器所需的布线被布置为通过子阵列。
从下面结合附图的详细描述中，本发明的以上和其他目的、特征、以及其他优点将会被更清楚地理解，附图中图1是具有传统的子阵列结构的半导体存储器件的布局图；图2是示出传统的半导体存储器件中的电路的布置的布局图；图3是示出在图2的半导体存储器件中使用垂直MOS晶体管而实现读出放大器区域和字线驱动器区域的例子的图；图4A和4B分别是作为可应用于根据本发明的半导体存储器件的垂直MOS晶体管的例子的柱形垂直MOS晶体管的截面图和透视图；图5是根据本发明的实施例的半导体存储器件的布局图；图6是详细地示出图5的部分A的图；图7是图5的位线读出放大器和与其相关的器件的例子的电路图，其示出了被提供到位线读出放大器的信号；图8是图5的子字线驱动器的例子的电路图，其示出了被提供到子字线驱动器的信号；图9A和9B分别是示出图5的延迟解码驱动器和反相解码驱动器的例子的图；图10是示出将图5的延迟解码驱动器和反相解码驱动器集成到单个驱动器中的例子的图；以及图11A和11B分别是示出图5的上拉电压驱动器和下拉电压驱动器的例子的图。
具体实施例方式
现在，将在下文中通过参照示出本发明的优选实施例的附图而更全面地描述本发明。然而，本发明可以不同形式来实现，并且不应被理解为限于在这里阐述的实施例。在说明书中，相同的附图标记表示相同的元素。
在描述根据本发明的半导体存储器件之前，现在，描述适于实现本发明的相应组件的MOS晶体管。
图4A和4B分别是作为可应用于根据本发明的半导体存储器件的垂直MOS晶体管的例子的柱形垂直MOS晶体管的截面图和透视图。参照图4A和4B，栅结构11沿垂直方向而从半导体衬底10延伸。因此，在本说明书中，具有沿垂直方向延伸的栅结构11的MOS晶体管被指定为“垂直MOS晶体管”。
垂直MOS晶体管1包括与栅结构11的外表面相邻以围绕栅结构11的沟道图案12、沿第一水平方向从沟道图案12的较低部分延伸的第一导电图案13、以及沿第二水平方向从沟道图案12的较高部分延伸的第二导电图案14。
第一或第二导电图案13或14用作源极或漏极，并被形成为围绕沟道图案12。
栅结构11包括具有带有圆形截面的柱形且由导电材料制成的栅极15、以及在栅极15的外表面上形成的栅极电介质膜16。在具有与栅极电介质膜16的外径相对应的内径、且具有敞开的顶部的圆柱形中形成沟道图案12。此外，沟道图案12具有与栅极电介质膜16的外表面相邻的内表面，并具有与第一导电图案13和第二导电图案14相邻的外表面。
详细地，栅极15包括具有第一直径且构成栅极15的较低部分的第一柱15a、以及具有大于第一直径的第二直径且构成栅极15的较高部分的第二柱15b。沟道图案12具有与第二直径相同的外径，并被形成为围绕第一柱15a。此外，在第一柱15a和沟道图案12之间形成栅极电介质膜16。
MOS晶体管1的沟道区域被在第一导电图案13和第二导电图案14之间布置的沟道图案12的部分中形成，并具有圆管型和环柱形。因此，可取决于第一和第二导电图案13和14之间的距离，而确定MOS晶体管1的沟道长度。同时，可取决于栅极15的第一直径，而确定MOS晶体管1的沟道宽度。
因此，由于可适当地控制沟道长度和宽度，所以，可改善由于短沟道效应而产生的击穿或沟道载流子迁移，并且，可减小由于窄沟道效应而产生的阈值电压。
这样，由于可有效地抑制短沟道效应和窄沟道效应，所以，可改善MOS晶体管的工作效率。此外，由于能够可变地调节第一导电图案13和第二导电图案14的延伸的方向之间的角度，所以，可显著地改善包括MOS晶体管的半导体存储器件的布局。
为了参照，在图4A中，附图标记17a、17b和17c分别表示连接到第一导电图案13、第二导电图案14和栅极15的金属线。附图标记18、19和20分别表示氧化膜、覆盖膜(capping film)、以及层间电介质膜。
下文中，通过参照附图描述本发明的优选实施例，详细地描述本发明。
图5是根据本发明的实施例的半导体存储器件的布局图。图6是详细地示出图5的部分A的图。在图5和6中，为了清楚地理解，每个组件的长度相对于其实际长度被夸大。此外，在图5和6中，为了清楚地理解，将由读出放大器区域、字线驱动器区域和接合区域所占用的面积相对于其实际面积而夸大。
参照图5和6，本发明的半导体存储器件包括多个子阵列S_ARR、多个读出放大器区域BK_SA、以及多个字线驱动器区域BK_SWD。
每个子阵列S_ARR包括多条字线WL、多条位线BL和/BL、以及多个存储单元MC。两条相邻的位线BL和/BL形成位线对。此外，在字线WL、与位线对BL和/BL的交点处布置存储单元MC。
在沿位线BL的方向彼此相邻的两个子阵列之间配置每个读出放大器区域BK_SA。在读出放大器区域BK_SA中，布置位线读出放大器BLSA。位线读出放大器BLSA中的每个读出并放大对应的子阵列S_ARR的位线对BL和/BL上的数据。也就是说，位线读出放大器BLSA读出并放大在所选的存储单元MC中存储的数据。
图7是图5的位线读出放大器BLSA和与其相关的器件的例子的电路图，其示出了被提供到位线读出放大器BLSA的信号。
图7中示出的位线读出放大器BLSA读出并放大左和右子阵列S_ARR的位线对BL和/BL上的数据。在图7中，为了描述方便，将附图标记BL<l>和/BL<l>用于左子阵列S_ARR的位线对。此外，将附图标记BL<r>和/BL<r>用于右子阵列S_ARR的位线对。
第一均衡单元201a响应于第一均衡信号EQL，而将左子阵列S_ARR的位线对BL<l>和/BL<l>均衡化为预充电电压VBL。第二均衡单元201b响应于第二均衡信号EQR，而将右子阵列S_ARR的位线对BL<r>和/BL<r>均衡化为预充电电压VBL。
第一连接单元203a响应于第一连接控制信号ISOL，而将左子阵列S_ARR的位线对BL<l>和/BL<l>连接到公共位线对BL<c>和/BL<c>。第二连接单元203b响应于第二连接控制信号ISOR，而将右子阵列S_ARR的位线对BL<r>和/BL<r>连接到公共位线对BL<c>和/BL<c>。
在位线读出放大器BLSA的读出操作期间，上拉驱动单元205向公共位线对BL<c>和/BL<c>提供上拉电压。在此情况下，通过上拉驱动信号LA而提供上拉驱动单元205的上拉电压。
在位线读出放大器BLSA的读出操作期间，下拉驱动单元207向公共位线对BL<c>和/BL<c>提供下拉电压。在此情况下，通过下拉驱动信号LAB而提供下拉驱动单元207的下拉电压。
切换单元209响应于列选择信号CSL，而将公共位线对BL<c>和/BL<c>连接到局部数据线对LIO和LIOB。
如图7所示，可以看出，将相对大的数目的信号和电压提供到位线读出放大器BLSA。
优选地，将位线读出放大器BLSA和与其相关的器件实现为包括垂直MOS晶体管。在此情况下，可显著地减小用于位线读出放大器BLSA和与其相关的器件的布局面积。此外，当将位线读出放大器BLSA和与其相关的器件实现为包括柱形垂直MOS晶体管时，可容易地执行减小传送相应的信号所需的布线。
参照图5和6，每个字线驱动器区域BK_SWD被置于沿字线WL的方向彼此相邻的两个子阵列S_ARR之间。在每个字线驱动器区域BK_SWD中，布置子字线驱动器SWD。
图8是图5的子字线驱动器SWD的例子的电路图，其示出了被提供到子字线驱动器SWD的信号。在图8中，附图标记SWD的标号用来表示用于驱动第k字线组中的第j字线的子字线驱动器。
为了描述的方便，假定子阵列S_ARR包括1024条字线WL。然后，将512条字线WL连接到在对应的子阵列S_ARR之上和之下布置的每个字线驱动器区域BK_SWD。如果单个字线组由8条字线WL组成，则单个子阵列S_ARR包括64个字线组。在此情况下，k是从1至64的自然数。此外，j是从1至8的自然数。在图5中，为了简化图解，示出了单个字线组包括4条字线WL的情况。
参照图8，子字线驱动器SWD<k，j>被操作来驱动由字线使能信号NWE<k>、延迟解码信号PX<j>D和反相解码信号PX<j>B指定的字线WL<k，j>。
在此情况下，字线使能信号NWE<k>指定由j条字线的组成的字线组。此外，延迟解码信号PX<j>D和反相解码信号PX<j>B从所指定的字线组中指定单条字线。
优选地，将子字线驱动器SWD实现为包括垂直MOS晶体管。
再次参照图5和6，在本发明的半导体存储器件中，还在读出放大器区域BK_SA中布置延迟解码驱动器PXDd<j>、以及反相解码驱动器PXDb<j>。
图9A和9B分别是示出延迟解码驱动器PXDd<j>和反相解码驱动器PXDb<j>的例子的图。参照图9A和9B，延迟解码驱动器PXDd<j>延迟预解码信号PX<j>，并生成延迟解码信号PX<j>D。此外，反相解码驱动器PXDb<j>对预解码信号PX<j>取反，并生成反相解码信号PX<j>B。在本说明书中，可将延迟解码驱动器PXDd<j>和反相解码驱动器PXDb<j>统一指定为“解码驱动器”。
在此情况下，优选地，延迟解码驱动器PXDd<j>和反相解码驱动器PXDb<j>被实现为包括垂直MOS晶体管。
参照图5和6，将分别由延迟解码驱动器PXDd<j>和反相解码驱动器PXDb<j>提供的延迟解码信号PX<j>D和反相解码信号PX<j>B传送到对应的子字线驱动器SWD。延迟解码信号PX<j>D和反相解码信号PX<j>B形成单个解码信号对，其被提供到相同的子字线驱动器SWD<k，j>。
在此情况下，传送延迟解码信号PX<j>D和反相解码信号PX<j>B所需的布线被布置为通过相邻的子阵列S_ARR。因而，与传统方法的子字线驱动器区域BK_SWD的宽度相比，子字线驱动器区域BK_SWD的宽度w4显著地减小(也就是说，图5的w4远小于图2和3的w2)。此外，通过以此方式对延迟解码信号PX<j>D和反相解码信号PX<j>B进行布线，而大大地减小了半导体存储器件的总体布局面积。
根据优选实施例，在不同的读出放大器区域BK_SA中布置彼此相对应的延迟解码驱动器PXDd<j>和反相解码驱动器PXDb<j>。在此情况下，可更容易地布置传送包括延迟解码信号PX<j>D和反相解码信号PX<j>B、且被提供到子字线驱动器SWD的信号对所需的布线。
如果允许以此方式布线的布置，则如图10所示，还可由解码驱动器PXD<j>提供延迟解码信号PX<j>D和反相解码信号PX<j>B。在此情况下，传送延迟解码信号PX<j>D所需的布线、以及传送反相解码信号PX<j>B所需的布线通过相同的子阵列S_ARR。
再次参照图5和6，优选地，传送被提供到解码驱动器PXDd<j>和PXDb<j>的预解码信号PX<j>所需的布线被布置为通过子阵列S_ARR。在此情况下，在读出放大器区域BK_SA中，可避免传送预解码信号PX<j>所需的布线的布置，从而与现有技术的读出放大器区域BK_SA的宽度相比，还大大地减小了读出放大器区域BK_SA的宽度w3(也就是说，图5的w3远小于图2和图3的wl)。因而，显著地减小了半导体存储器件的总体布局面积。
再次参照图5和6，在读出放大器区域BK_SA中，布置了上拉电压驱动器LAD和下拉电压驱动器LABD。
图11A和11B是示出图5的上拉电压驱动器LAD和下拉电压驱动器LABD的例子的图。参照图11A，上拉电压驱动器LAD响应于上拉控制信号LAPG到逻辑L状态的激活，而将上拉驱动信号LA驱动为供电电压VCC。参照图11B，下拉电压驱动器LABD响应于下拉控制信号LANG到逻辑H状态的激活，而将下拉驱动信号LAB驱动为接地电压VSS。
这样，在读出放大器区域BK_SA中布置上拉电压驱动器LAD和下拉电压驱动器LABD，由此，有助于减小子字线驱动器区域BK_SWD的宽度w4。
在此情况下，优选地，将上拉电压驱动器LAD和下拉电压驱动器LABD实现为包括垂直MOS晶体管。
再次参照图5，在本发明的半导体存储器件中，传送第一和第二均衡信号EQR和EQL、第一和第二连接控制信号ISOR和ISOL、列选择信号CSL等所需的布线被布置为通过子阵列S_ARR。
此外，传送电源电压VCC、接地电压VSS和升高电压VPP所需的布线也被布置为通过子阵列S_ARR。
这样，传送信号和电压所需的布线被布置为通过子阵列S_ARR，由此，进一步减小读出放大器区域BK_SA的宽度w3。
在具有以上构造的本发明的半导体存储器件中，在读出放大器区域中布置解码驱动器。此外，在相邻子阵列中布置从解码驱动器传送到子字线驱动器的信号所需的布线。因而，可大大地减小字线驱动器区域的面积。
此外，还在相邻子阵列中布置传送被提供到解码驱动器的预解码信号所需的布线。因而，还可大大地减小读出放大器区域的面积。
由此，本发明的半导体存储器件的优点在于，显著地减小了总体布局面积。
尽管已通过参照本发明的优选实施例而示出并描述了此发明，但本领域的技术人员将理解，可在其中作出各种形式和细节上的改变，而不会背离如由所附权利要求定义的本发明的精神和范围。
相关申请此申请要求于2005年12月27日提交至韩国知识产权局的韩国专利申请第10-2005-130511号，通过引用将其全部内容合并于此。
权利要求
1.一种半导体存储器件，包括多个子阵列，每个子阵列包括多个存储单元；多个读出放大器区域，每个读出放大器区域被置于沿存储单元的位线的方向彼此相邻的两个子阵列之间，其中，在每个读出放大器区域中，布置用于读出和放大对应的子阵列的一对位线上的数据的多个位线读出放大器；以及多个字线驱动器区域，每个字线驱动器区域被置于沿存储单元的字线的方向彼此相邻的两个子阵列之间，其中，在每个字线驱动器区域中，布置被操作来驱动由字线使能信号、以及形成一对的延迟解码信号和反相解码信号指定的字线的多个子字线驱动器，字线使能信号指定由多条字线组成的字线组，并且，所述一对解码信号从所指定的字线组中指定单条字线，其中，在读出放大器区域中布置用于响应于对应的预解码信号而生成延迟解码信号和反相解码信号的解码驱动器。
2.如权利要求1所述的半导体存储器件，其中，存储单元和位线读出放大器包括垂直MOS晶体管。
3.如权利要求2所述的半导体存储器件，其中，子字线驱动器包括垂直MOS晶体管。
4.如权利要求2所述的半导体存储器件，其中，解码驱动器包括垂直MOS晶体管。
5.如权利要求1所述的半导体存储器件，其中，将延迟解码信号和反相解码信号从解码驱动器传送到对应的子字线驱动器所需的布线被布置为通过子阵列。
6.如权利要求1所述的半导体存储器件，其中，将预解码信号提供到解码驱动器所需的布线被布置为通过子阵列。
7.如权利要求1所述的半导体存储器件，其中，每个字线组由8条字线组成。
8.如权利要求1所述的半导体存储器件，其中，在读出放大器区域中布置用于将上拉电压提供到位线读出放大器的上拉电压驱动器、以及用于将下拉电压提供到读出放大器的下拉电压驱动器。
9.如权利要求8所述的半导体存储器件，其中，上拉电压驱动器和下拉电压驱动器包括垂直MOS晶体管。
10.一种半导体存储器件，包括多个子阵列，每个子阵列包括多个存储单元；多个读出放大器区域，每个读出放大器区域被置于沿存储单元的位线的方向彼此相邻的两个子阵列之间，其中，在每个读出放大器区域中，布置用于读出和放大对应的子阵列的一对位线上的数据的多个位线读出放大器；以及多个字线驱动器区域，每个字线驱动器区域被置于沿存储单元的字线的方向彼此相邻的两个子阵列之间，其中，在每个字线驱动器区域中，布置被操作来驱动由字线使能信号、以及形成一对的延迟解码信号和反相解码信号指定的字线的多个子字线驱动器，字线使能信号指定由多条字线组成的字线组，并且，所述一对解码信号从所指定的字线组中指定单条字线，其中，在读出放大器区域中布置用于响应于对应的预解码信号而分别生成延迟解码信号和反相解码信号的延迟解码驱动器和反相解码驱动器。
11.如权利要求10所述的半导体存储器件，其中，存储单元和位线读出放大器包括垂直MOS晶体管。
12.如权利要求11所述的半导体存储器件，其中，子字线驱动器包括垂直MOS晶体管。
13.如权利要求11所述的半导体存储器件，其中，延迟解码驱动器和反相解码驱动器包括垂直MOS晶体管。
14.如权利要求10所述的半导体存储器件，其中，在不同的读出放大器区域中布置延迟解码驱动器和反相解码驱动器。
15.如权利要求14所述的半导体存储器件，其中，将延迟解码信号和反相解码信号从解码驱动器传送到对应的子字线驱动器所需的布线被布置为通过不同的子阵列。
16.如权利要求10所述的半导体存储器件，其中，将预解码信号提供到延迟解码驱动器和反相解码驱动器所需的布线被布置为通过子阵列。
全文摘要
一种具有用于使读出放大器和字线驱动器区域的面积最小化的布局的半导体存储器件。在本发明的半导体存储器件中，在读出放大器区域中布置解码驱动器。此外，在相邻的子阵列中布置用于要被从解码驱动器传送到对应的子字线驱动器的信号的布线。因而，可显著地减小字线区域的面积。此外，还在相邻的子阵列中布置传送被提供到解码驱动器的预解码信号所需的布线。因而，显著地减小可读出放大器区域的面积。由此，本发明的半导体存储器件的优点在于，显著地减小了其布局面积。
文档编号G11C8/10GK1992069SQ200610162858
公开日2007年7月4日 申请日期2006年11月24日 优先权日2005年12月27日
发明者赵英玉, 李永宅 申请人:三星电子株式会社