近板排序逻辑电路的制作方法

专利名称：近板排序逻辑电路的制作方法
技术领域：
本发明总体上涉及访问存储设备，并且，更具体说，涉及访问 双倍数据速率(DDR)动态随才几存取存〗诸设备，例如，DDR-II型 DRAM设备。
背景技术：
亚微型CMOS技术的发展已经导致对高速半导体存储设备(例 如，动态随机存储器(DRAM)设备、伪静态随机存取存储器 (PSRAM)设备，以及类似设备)的需求的增加。本文中，这些存 储设备^皮全部称作DRAM设备。一些类型的DRAM设备具有同步4妄口 ，通常意p未着教:据结合 时钟脉冲被写入设备中或从这些设备中读出。早期，同步DRAM (SDRAM) i殳备在每个时钟周期传输单个位的凄t据(例如，在上 升边)而被恰当地称为单数据速率(SDR) SDRAM设备。后来， 经过发展的双倍-数据速率(DDR )SDRAM设备包括输入/输出(I/O ) 緩存区，该緩存区在时钟信号的上升沿和下降沿都可以传输一个位 的数据，因此使有效的传输速率加倍。尽管如此，被称为DDR-II SDRAM设备的其它类型的SDRAM设备，典型地通过在时钟信号 频率的两倍的频率下才喿作I/O緩存区来在每个时4中边都传输两个位 的数据，这再次将数据传输速率加倍(达到4 x SDR数据传输速率)。
不幸地是，随着存储器速率的增加，在时钟频率的两倍的频率下操作I/O緩存器以及处理数据又提出了许多挑战。例如，现代 SDRAM设备支持多个不同的数据传输模式(例如，交错的(INTERLEAVED )或按顺序的突发数据(burst)模式)，这些模式 要求数据在被写入存储器阵列之前或在从存储器阵列中读出之后 进行重新排序。另外，由于各种原因(例如，几何排列(geometry )、 成品率、以及速率最优化)，这些i殳备经常具有采用"扰乱"("scrambling")技术的物理存储布局，在此技术中，逻辑相邻的 地址和/或#:据并不是物理上相邻的。^据重新排序和护C乱影响到凄t 据何时以及怎样在数据板(datapad)和存储器阵列之间进行传递， 并且通常需要复杂的转换逻辑电路(或简称"转换逻辑，，)。由于其复杂性，传统的数据通路转换逻辑电路典型地被综合设 计，这通常涉及到将一种设计,人一种高级设计语言(例如，VHDL) 转换为真门(actual gates)的处理过程。不幸地，综合i殳计具有缺: 点。例如，它典型地将所有组合逻辑电路集中到一起，这就导致更 多的门延时(gate delay )和更大的屏蔽区域，这会损坏性能和密度。 另夕卜，这些设计中的定时干扰和不必要的转换操作常常降低速率性 能并增加电源消耗。随着时钟频率的增加，这些定时问题变得越来 越成问题。此外，例如，通过具有不同组织状态(例如，x4、 x8和 x16)的设备族成员或支持不同组织状态的单个设备之内，综合所 设计的逻辑电路的典型未结构化的本质不能促进再使用。因此，所需要的是能够支持在存储器阵列和外部数据板之间传 输数据所需的转换操作的、灵活的数据通路逻辑设计。发明内容本发明的实施例总体提供了用于在数据板和存储器阵列之间 有效传输数据的方法和设备。
一个实施例提供了一种存储设备，该设备通常包括 一个或多 个存^f渚器阵列，多个数据板，输入/输出(I/O )緩存级(buffer stage )， 以及重新排序逻辑电路(或简称"重新排序逻辑，，)。I/O緩存级具 有用于接收将被写入存储器阵列中的多位数据和将多位数据顺序 输出到多个板上的板逻辑电路(或简称"板逻辑")。其中，在外部 时钟信号的单个周期中N位凄t据纟皮4妄收或传输。重新排序逻辑电i 各 是由具有比外部时钟信号更低频率的核心时钟信号驱动并且4皮构 造用于在将N位数据写入一个或多个存储器阵列之前或在将N位 数据顺序输出到多个板上之前，至少部分基于突发数据传输类型来 重新排序在每个数据板上接收到的N位数据。另一个实施例提供了一种存储设备，该存储设备通常包括一 个或多个存储器阵列，多个数据板，以及流水线的数据通路。流水 线的凄t据通路被构造用于在一个或多个存储器阵列和多个板之间 传输数据，该板包括输出(1/0)緩存区级，其具有用于緩存在凄欠据 板和结合有数据时钟信号的外部i殳备之间进行顺序交换的多位凄史 据的板逻辑电路以及用于对由结合有比数据时钟信号更低频率的 核心时钟信号的板逻辑电^各接收到的多位数据或由该4反逻辑电鴻-输出的多位数据重新排序的重新排序逻辑电路。另外一个实施例提供了一种能够在单个外部时钟信号内传输 多个数据板中的每个板上的多位数据的存储设备，该设备通常包 括 一个或多个存储器阵列以及重新排序逻辑电路。重新排序逻辑 电路是由具有比外部时钟信号更低频率的核心时钟信号驱动的，并 且被构造用于对在数据板上顺序接收到的、将被写入存储器阵列的 多位数据重新排序以及对从存储器阵列中读取的、将被顺序输出到 凄t据才反上的多位凄t据重新排序。另 一 实施例提供了 一种与存储设备交换数据的方法。该方法通 常包括在外部时钟信号的单个周期内接收位于多个教:据板的每一个4反上的N位数据以及对结合具有比外部时钟信号更〗氐频率的内 部核心时钟信号的N位凄t据重新排序。另 一 实施例提供了 一种在数据板和一个或多个存储器阵列之 间交换凄t据的方法。该方法通常包括，在写才喿作过程中，/人外部时 钟信号中生成具有比外部时钟信号更低频率的核心时钟信号，在外的多位数据，以及在被写入存储器阵列之前或被输出到数据板之 前，结合核心时钟信号对所顺序接收到的多位数据重新排序。


因此，简要总结上述内容，本发明的上述特征可以这样的方式 被详细的理解，可以参考实施例对本发明做出更精确的描述， 一些 实施例在所附权利要求中被说明。然而，应当知道，所附的权利要 求仅说明了本发明的典型的实施例，并且因此不能被认为是对其范 围的限制，对于本发明，可以容许其他的等效的实施例。设备；图2示出根据本发明的实施例的示例性DRAM数据通路；图3分别示出了向存储器阵列中写入数据的示例性操作以及从 存储器阵列中读取数据的示例性操作；图4A和图4B分别示出了近板排序逻辑电路(near pad ordering logic,或简称为"近板排序逻辑")的示例性框图以及相应的真值 表；
图5A和图5B分别示出示例性写通路排序转:换矩阵和相应的 真值表；图6A和图6B分别示出示例性读通路排序转换矩阵和相应的 真值表；图7A和图7B分别示出对图5A和图6A中说明的转换矩阵的实例设置。图8示出才艮据本发明的实施例的智能阵列转换逻辑电路的示例 性框图；图9示出用于图8中的智能阵列转换逻辑电路的示例性转换排 列和信号^各由方式；图IOA和图10B分别示出图9中的转换排列的单级以及相应 的真值表；图11示出用于a xl6存4渚器组织状态的图IOA中所示的单级 的转换开关设置；图12A和图12B示出用于ax8存4诸器组织习犬态的图10A中所-示的单级转换设置；以及图13A-D示出用于a x4存储器组织状态的图IOA中所示的单 级转换设置。
具体实施方式
本发明的实施例提供支持在存储器阵列/存储体(bank )和外部 数据板之间传输数据所需的转换操作的技术和电路。在写通路中，
该转换操作可以包括锁闭(latching in)以及汇编在单个数据板上 顺序接收到的多个位的数据，基于特定类型的访问模式(例如，交 错或顺序，偶/奇)来重新排序那些多位数据，以及基于在被访问存 储体位置处的芯片组织状态(例如，x4、 x 8、或x 16)来进行扰 乱操作。在读通路中，可执行类似的操作(以反转的顺序)，以准 备和汇编待从i殳备中读出的数据。仅有部分操作(例如，锁闭数据)可以数据时钟频率被执行，而其 余的#:作(例如，重新排序和扰乱(scrambling))可以更低的频率 (例如，1/2外部时钟频率)被执行。此外，通过划分这些转换才喿 作，这些4乘作还可以并4亍方式(例如，以流水线方式)^皮4丸行，而 不是以连续方式将所有复杂的译码操作都安排到某一复杂的模块 上。结果，所分布的逻辑途径可以帮助减少数据通路级别的速率瓶j 颈以及改善(DDR-II SDRAM) i史备'f生能。具有简化的板逻辑电路的示例性存储设备设备100 (例如，DRAM设备)，以访问存储在一个或多个存^f诸器 阵列110 (或存储体)中的凄t据。如图所示，设备100可以包括控制逻辑电路130，以接收访问 (例如，读、写、或刷新)^皮存々者在由一组地址^f言号126所指定4立 置处的阵列110中的数据的一组控制信号132。响应于信号132, 该地址信号126可以被锁闭以及被转换成由编/寻址逻辑电路(或称 编/寻址逻辑)120所用来访问阵列110中的单独的单元的行地址信 号(RA) 122和列地址信号(CA) 124。
,人阵列110读出或向阵列110写入的、#1作为彩:才居^[言号 (DQ0-DQ15)的数据可以在外部数据板和阵列110之间通过I/O 緩存逻辑电路135进行传送。正如前面所述，该凄t据的传输可能需 要多个转换操作，包括汇编许多被顺序接收的多位数据，基于访 问模式的类型(例如，交错或顺序，偶/奇)来对这些多位数据重新 排序，以及基于芯片纟且织a犬态(例如，x4、 x8、 或xl6)和正4皮i方 问的数据的物理位置(例如，特定的存储体或存储体内的分区)来 执行扰乱操作。传统的系统可以使用单个复杂的逻辑^t块来执^f亍所 有这些转换操作，而本发明的实施例可以在多个逻辑才莫块之间分布 这些操作。对于某些实施例，这些逻辑才莫块可以包括简化的4反逻辑150, 近板排序逻辑160，以及智能阵列转换逻辑170。简化的板逻辑150 和近板排序逻辑160可以被集成到I/O緩存逻辑135内。按照附图 所示，对于某些实施例，仅仅简化的板逻辑150才可以在数据时钟 频率(对于DDR-II,典型地是外部时钟频率的两倍)进行操作，而 近板排序逻辑160和智能阵列转换逻辑170则可以在较低的存储器 核心频率(典型地是1/2外部时钟频率)进行4乘作。通常，在写操作过程中，筒化的板逻辑150仅负责接收在外部 板上被连续呈现的数据位并且以并行(按所接收的顺序)方式将那 些数据位呈现到近^反排序逻辑160。近才反排序逻辑160负责基于净争 定访问模式来对这些位进行(重新)排序以及向智能阵列转换逻辑 170呈现经排序的这些位。智能阵列转换逻辑170负责执行1:1数 据扰乱功能、将阵列的一组数据线上的数据通过其他组数据线写入 存储体阵列。通过下面更详细节的描述，数据如何被准确扰乱可以 由所指定的芯片组织状态(例如，x4、 x8、或xl6))和iM皮访问的 特定的存储体分区来确定。这些元件以反转的方式沿读通路(例如， 当在读操作中传输数据时)进行操作。
读和写tU居通路参考图2描述简化的板逻辑150、近^反排序逻辑160，以及智 能阵列转换逻辑170的协作功能，图2中示出根据本发明的实施例 的示例性读/写数据通路。为便于理解，读和写通路将以写通路开始 进行单独描述，。如图所示，简化的板逻辑150可以包括元件的任何合适的排列， 例如，先入先出(FIFO)闭锁緩存器，其被构造用于接收和汇编在 外部板上被连续呈现的多个数据位。每个外部数据板都可以具有由 凄t才居时钟驱动的、其自己的相应级152。如上所述，在DDR-II DRAM 设备中，数据可以在数据时钟的上升沿和下降沿进行传输，以使得 在每个外部时钟周期中锁闭四个凄t据4立。一旦四个数据位被级151锁闭(例如，每个外部时钟周期)， 为了基于访问模式的类型的可能的重新排序过程，这些位就可能以 并行的方式、按其祐:接收到的顺序而祐:传输到近板排序逻辑160。 换句话-说，简化的板逻辑15(H又必须锁闭数据信号却不必基于地址 信号而才丸4亍任何排序和扰乱过程，这就可以减少当凄t据信号在(更 高的)数据时钟频率传输时的噪声干扰。该方法也可以简化信号^各 由过程，这是因为排序过程所需的地址信号不必被路由到板逻辑。如图所示，凝:据可以通过4皮称作中心读/写凝:据(SRWD)线 151的凄t据线总线在简化的々反逻辑150和近板排序逻辑160之间进 行传输。作l设总共有16个外部凄t据板DQ 〈 15:0〉，则将共有64个 SRWD线151(例如，对于每个数据板，逻辑排序板^丸行4:1获耳又) 用于DDR-II i殳备(32个用于DDR-I i殳备而128个用于 DDR-III),。简化的板逻辑150在更高的数据信号频率工作，这是 因为数据仅在4位数据都被顺序接收到之后才被传输，而近板排序 逻辑160可以在更低的存储器核心时钟(CLKcoRE)频率操作。
如图所示，根据当前操作的访问模式(顺序或交错的，以及用于奇或偶才莫式的列i也址0和列地址1 )，对于每个相应的凄t据板，近 板排序逻辑160都可以包括转换排列(本文称为矩阵)162,以对 其在SRWDL线151上4妄收到的四个^t据位进^f于排序。来自每个头巨 阵162的经排序的位被输出到其它组数据线上，以图示方式，在水 平方向或"X"方向连续运行一组凝:据线(XRWDL) 161。换句"i舌 i兌，每个矩阵162都可以在SRWD线151和XRWDL线161之间 执行1:1数据扰乱功能。XRWDL线161 ^皮连4妻到将这些线扰乱到其他组凄t据线的智能 阵列專争换逻辑170，以图示方式i兌明，在垂直方向或"Y，，方向连 续运4亍的一组凄t据线(YRWDL) 171。依赖于正^皮写入的及其所在 的活动存储体110，较高和较低的緩存区级112 u或122 t就把活动 YRWD线连接到与存储器阵列110相连接的读/写数据线(RWDL )。 如图所示，每个存储体都被分为四个分区，其中， 一个特定的分区 由列地址CA11和行地址RA13所选择。例如，参照存储体0 (左 上存储体110。)， CA11=1就选择上半部分的分区，CAll-O选择下 半部分的分区，而RA13=1选4奪左侧的分区以及RA13二0则选择右 侧的分区。不〗叉对于x 16组织状态，而且对于x4组织状态和x8纽— 织状态，该划分过程都允许阵列被有效使用。在任何情况下，智能阵列转换逻辑170也在存储器核心频率净丸 行1:1数据扰乱功能，从而通过YRWD将来自XRWD线的数据写 入贯穿阵列读/写数据(RWD)线的存储器存储体阵列。按照下面 更详细节的描述，数据如何被扰乱是由不同的芯片组织状态(x4、 x8和x16 )来确定的。为了说明在扭转区域114中所示的存储体之 间位线的4丑转过禾呈，凄t据4尤乱过程也可以基于正祐:访问的给定存卞者 体内的特定分区来进行确定。 在读访问期间，凄t据通过智能阵列转换逻辑170、近玲反扰乱逻 辑160、简化的板逻辑150以相反方向进行传播。换句话说，数据 可以通过智能阵列转换逻辑170从存々者阵列110 ^皮传l餘到XRWD 线161，再通过板扰乱逻辑160被传输到SRWD线151，并最后通 过简化的板逻辑150按顺序被输出到数据板。如图所示，为了对数 据位重新排序，近板扰乱逻辑160可以包括用于每个数据板的转换 排歹'J (例如，矩阵)。结果，简化的板逻辑150就仅仅可以将数据 位以其被接收(以数据时钟频率)的顺序进行移位而不需执行任4可 复杂的逻辑操作以及无需被路由到这些板的长的控制信号线。图3中概括了在读和写访问过程中由简化的4反逻辑150、近4反 排序逻辑160、以及智能阵列转换逻辑170这三者所M^于的操作。 应当注意，为了每个外部4反(例如，基于组织状态的4、 8、或16 个板)，简化的板逻辑150将以并行方式执行相同的操作。首先参考写访问，简化的板逻辑150顺序接收外部板上的数据 位(在lt据时钟频率)。在4妄收到四个位的数据之后，简化的板逻 辑150就以所接收的顺序将其按并行的方式呈现给SRWD线151 上的近板排序逻辑160。在步骤306中，近板排序逻辑160基于数 据图样才莫式将数据位重新排序到XRWD线161上。在步骤308中， 智能阵列转换逻辑170，基于芯片组织状态和正^C访问的、与扭转 区域114相关的特定存储体位置，执行数据扰乱功能，从而将数据 写入存^f诸器阵列(通过YRWD线171 )。接着参考图3B,在步骤312中，在读访问的过程中，智能阵 列转换逻辑170从阵列(在YRWD线171上)接收被读取的数据 并且执行扰乱功能，以将所读取的数据传输到XRWD线161上。 在步骤314中，近板排序逻辑160将多位数据重新排序到SRWD线 151上。在步骤316中，简化的板逻辑150以并行的方式(在SRWD 线151上)接收被排序的数据位，以及在步骤318中，以所接收的 顺序将这些数据位l餘出到数据;板上。现在将描述用于能够执4亍上述l喿作的简化的才反逻辑150、近才反 排序逻辑160、智能阵列转换逻辑170的示例性电路。虽然已经过以并4于的方式进4于转换的，因此就形成了具有经过减少的反应时间 的有效的流水线凄t据通^各。近板排序逻辑电路如上所述，在读访问过程中，近板排序逻辑电路(或简称近板 排序逻辑)160的每个级162都接收来自简化的4反逻辑150的四个 数据位并基于特定的数据访问模式(例如，按顺序或交错存取的突 发凄t据才莫式)来重新排序该四个lt据位。以相类似的方式，在写i方 问过程中，每个级164都4妄收来自智能阵列转4奐逻辑170的数才居并 将其重新排序(以其应被读出的顺序)。图4A以比图2提供的内容 更细地示出(对应于单个数据4反)这些读和写级162-164。根据DDR-II操作，数据位在时钟的上升和下降边沿都被锁闭 为有效。索引数0、 1、 2和3可用于指示数据净皮锁闭在第一时钟上 升沿、第一时钟下降沿、第二时钟上升沿和第二时钟下降沿的事件。 如图4C所示，这些凄t据位也可以被称为(按顺序)奇1 (El )、偶 1 (Ol )、奇2 (E2)、偶2(02)凄t据位。如图4A所示，这些奇/ 偶标记可以用作SRWD和XRWD线的后缀符号，以反映来自相应 的DQ板或传输到相应的DQ板的数据顺序。在写操作过程中，每 个SRWD数据线都通过级162而连4妾到四个XRWD线(XRWDel 、 XRWDol、 XRWDe2和XRWDo2)中的任意一个上，而在读序列 中，每个XRWD数据线都可以通过级164净皮连4妻到四个SRWD线 (SRWDel 、 SRWDol 、 SRWDe2和SRWD02 )中的4壬意一个上。
如上所述，多个lt据位在板级(pad level)以所接收的顺序或 以在输出处必须被驱动的顺序而净皮顺序处理。因此，需要这些索引 来确定数据顺序。对于某些实施例，级162和164可被构造用于才艮 据标准数据图样模式(例如，由JEDEC STANDARD JESD79-2A定 义的)来重新排序数据，其中，标准数据图样模式可以指定按顺序 或交错存取的突发数据类型的传输、以及突发数据内的起始地址 (CA1和CA0)。该突发凄t据类型是可以编程的(例如，通过才莫式 寄存器)，而起始地址是由用户指定的(例如，使用读/写操作提出)。图4B示出示例性表400，其在最右栏列出了级162和164是如何基于不同的突发^t据模式类型和起始地址来重新排序数据的。 同时，在表400中，INTERLEAVED-1 (交错才莫式为1)表示i殳备 按照由LEDEC委员会所定义的数据交错存取的模式。因此，使用 由列地址(CA1和CA0)指定的不同的起始地址的最前四次入口 (INTERLEAVED=0，即，交错模式为0 )来说明非交错/顺序类型 的传输模式。如图所示，甚至对于顺序类型访问来说，如果提供非 0起始地址，则该数据线就被重新排序(例如，基于起始地址的逻 l專4立移)。最后四个入口 ( INTERLEAVED=1 ，即，交4昔才莫式为1 ) 说明具有不同起始地址的交错存取类型的传输模式。此外，如果提 供了非0起始地址，则数据线如图所示被重新排序。图5A示出可以用在读级162中、能够实现图4B的表400所 示的重新排序过程的示例性转换排列163。如图所示。第一组專争^奐 163 E (标为SW0-3 )可用于4巴数据从SRWD线转换到偶XRWD线 (XRWDE1和XRWDE2 ),而第二组转换163 O (标为SW4-7 )可 用于把数据从SRWD线转才灸到奇XRWD线(XRWDOl和 XRWD02 )。用于每个XRWD线的转换输出可以由闭锁165维护。 为了实现表400中所示的重新排序，基于列地址CA〈1，0〉和 INTERLEAVED信号，图5B示出用于控制转4奐163的示例性真^f直 表。图6A示出可以用在读级164中的类似的專争换排列167。如图 所示，第 一组转换167 E (标为SWO-3 )可用于4巴数据乂人XRWD线 转4奐到4禺SRWD线(SRWDE1和SRWDE2 )，而第二纟且4争4奂167 O (标为SW4-7)可用于对巴数据从XRWD线转换到奇SRWD线 (SRWDOl和SRWD02)。用于每个SRWD线的所转换的输出可 以由闭锁169维护。为了实现表400中所示的重新排序，基于列i也 址CA<1,0>和INTERLEAVED信号，图6B示出用于控制转换167 的示例性真值表。如图所示，读和写级162和164基本上是重新佳: 用不同信号的相同结构，这可产生了平tH艮好的读和写定时通^各 (timing paths )。图7A和图7B示出用于转4灸163和167的示例性"i殳置，其i兌 明数据是如何根据表400被重新排序的。所示出的实例假设了相应 于在表400中所示的第四入口的访问模式。具有起始地址的顺序访 问模式由CA0=1和CA1=1定义，这就需要从索引0、 1、 2、 3 (在 SRWD线上)到1、 2、 3、 0 (在XRWD线上)的才无^L。图7A示出用于写访问的级162的转换i殳置。通过4全查图5B 示出的真^f直表510和520的过程，可知实例i殳置(INTERLEAVED-O, CA1=1， CA0=1 )将会导致关闭开关SW3和SW4。关闭SW3的过 禾呈一寻对巴SRWD02 (索引3)连4妄到XRWDE1 (索引0),以及^1夸 SRWDOl (索引1 )连孑妾到XRWDE2 (索引2 )。关闭SW4的过禾呈 一夸SRWDE1 (索引0)连才妄到XRWDOl (索引1 )并^]寻SRWDE2 (索引2)连4妄到XRWD02 (索引3)，因》匕，才艮据表400的第四 入口来准确排序凄t据线。
图7B示出用于使用相同的突发数据模式设置的读访问的级 164的转换设置。通过4企查图6B示出的真值表610和620的过禾呈， 可知实例设置(INTERLEAVED=0， CA1=1, CA0=1 ) ^l夸会导致关 闭开关SW1和SW6。关闭SW1的过程将把XRWDOl (索引1 ) 连4妄到SRWDE1 (索引0)，以及^]寻XRWD02 (索引3)连4妻到 SRWDE2 (索引2 )。关闭SW6的过禾呈^1夺XRWDE2 (索引2 )连4妄 到SRWDOl (索引1 )并^1夺XRWDE1 (索引0)连4妄到SRWD02 (索引3),从而以把它们写出的适当顺序对这些位进行排序。利用具有相同的转才灸结构的读和写级162和164，可以帮助平 《軒读和写定时。通过将这些转换级置于4巴芯片中心凄t据线(SRWD ) 连接到数据板(DQ )的I/O緩存逻辑之中可有助于通过允许简化的 4反逻辑15 4又在凄t据时钟频率移出或移入多个凄t据位而不必执4亍重 新排序功能来节省时间预算。智能阵列转换逻辑电路如上所述，在现有DRAM设备中，经常由于多种原因而采用 凄史据扰乱，从而导致了物理上不相邻的地址或lt据位置逻辑上相 邻。为了努力平衡位线和字线(word line)长度，该扰乱过程可以 使得存储单元(例如，文件夹folding )最优几何布局。扰乱过程也 可以允许阵列区域通过共享4妄触点和井区域而最优化。为了努力减 少相邻位线对之间的电容耦合，可以采用^皮称作位线:扭转的一种类 型的扰乱过程。智能阵列转换逻辑电路(或简称智能阵列转换逻辑)170用于 通过智能i也将XRWD线寿禺合到YRWD线来^M亍必要的才尤乱过禾呈以 说明多种类型的扰乱过程。如图8所示，智能阵列转换逻辑170可 以在核心时钟频率纟喿作并且扰乱才喿作可以由存^f诸体、4亍和列地址所 控制。扰乱操作也可以被设备组织状态(例如，x4、 x8、或xl6) 所控制，i殳备组织状态可以允许相同的智能阵列转换逻辑170 ^争过 多个设备而进行重新使用。
另外，智能阵列转换逻辑170可以包括单矩阵阵列，以简化设 计并平4軒定时通^各。例如，如图9所示，智能阵列转4奐逻辑170可 以包括16个矩阵172 G-15的阵列。每个矩阵172都可以具有净皮配置 用于将四个数据位从阵列(通过YRWD线)传输到一个、两个， 或四个XRWD线(基于i殳备组织状态)的转换4非列174。例如， 在x4组织状态中，仅有板DQ〈3:0将^t使用，因此，每个矩阵172 都将转换数据到仅仅一个XRWD线上。类似地，在x8组织状态中， 仅仅板DQ〈7:0将被使用，因此，每个矩阵172都将转换数据到仅 仅两个XRWD线。在x16组织状态中，所有数据4反DQ〈7:0〉都将 被使用，因此，每个矩阵172都将把数据转换到四个XRWD线。
图10示出单个矩阵172,例如，具有被构造用于尤相应于凝: 据板0、 4、 8和12的"偶1" XRWD线和用于位的位置0、 4、 8 和12的YRWD数据线之间的数据的转换排列174。这仅仅是单个 矩阵的一个例子，并且智能阵列转换逻辑170将包括其他的矩阵， 用于执行类似操作以扰乱其它XRWD线(奇1、偶2、和奇2 )和 用于板0、4、8、 12的YRWD数据线以及其他的板组(例如，1-5-9-13、 2—6-10-14、 3-7-11-15)这些之间的翁:据。
在任何情况下，图10B示出用于基于设备组织状态、存储体地 址BA〈1，0、行地址RA13和列地址CA11来设置多个转换开关174 的真值表。如前面所述，RA13和CA11可以选择在活动存4诸体内 的特定分区。基于真值表中所示的信号值的转换174的操作可以参 考具体实例而进行最好的说明。为了在读操作中提取位于相同位置
的数据，对矩阵解码也是很重要的。
例如，图11示出为xl6组织状态下的矩阵172i殳置。如前面 所述，仅仅在此情况中，才使用所有数据线(包括DQ8和DQ12)。 通过检查图IOB中的真值表，可知xl6是最简单的情况(在没有扰 乱的情况下有效)，所有对角线转换开关SW1、 SW2、 SW4和SW8 都 一皮打开。如图 11 所示，SW1将YRWD0<12>连接到 XRWDEK12〉， SW2一夺YRWDO〈8〉连4妻到XRWDE1<8>， SW4 ^1寻 YRWD0〈4〉连才妾到XRWDE1<4>, SW8将YRWDOO〉连4妄到 XRWDEIO。
如图12A和图12B所示，两种情况可用于x8组织状态，其中
平方向)。参照真值表，如果RA134，转换SW3和转换SW7被打 开(以访问外部存4诸体分区)。如图12A所示，SW3将YRWD0<12> 连接到XRWDE1<4>，而SW7将YRWD0〈4〉连接到XRWDEKO〉。 另一方面，如果RA13二0，转换SW0和转换SW8 #1打开(以访问 内部存储体分区)。如图12B所示，SW0将YRWD(K8〉连接到 XRWDEK4〉，而SW8将YRWD0O连接到XRWDEIO。
如图13A-D所示，对x4组织状态有4种情况。不4又存储器存 ^f诸体阵列的外或内半分区由RA13控制，而且上半部和下半部分区 也由CA11选择。如果CA11是逻辑"1"，则上半部分区净皮访问， 而如果CA11是逻辑"0"，则下半部分区被访问。总之，每个存储 体阵列都#1划分成四个分区上外部、上内部、下外部和下内部。 此外，由于相邻存储体之间的RWDL线的扭转(参看图2中扭转区 域114)，所以将RWDL线上的#:据置于何处以达到存<诸器阵列中 的目标存储区(正确的物理位置)就变得4艮重要。
由于该4丑转过程，RWDL的32位凄t据流过左边存4诸器存々者体 它32位#:据流过右边存储器存<诸体阵列的下半部以及左边存^[诸器
存储体阵列的上半部。为了正确识别正被访问的特定分区(或是在
地址位0 ( BA0 )可以4皮逻辑XOR (例如，4吏用+符号来表示XOR, 如果CAll和BAO都是逻辑"0"或逻辑T，则CA11+BA0= "0"， 而如果CAll和BAO是相反的逻辑值，则CA11+BA0="1")。结果， 在用于x4组织状态的四种情况的每种情况中，每个相邻存^f诸体的 四分之一 区i或者財皮i方问。
图13A示出第一种情况，RA13=1以及CA11+BA0=1，因此， 选择左部存储器存储体阵列的上外部(左侧)分区(BA0=0和
和CAlhO)。参照图10B中的真值表，对于该情况，转换SW5净皮 打开，其将YRWD0〈12〉连接到XRWDE1<0>。
图13B示出第二种情况，RA13=0以及CA11+BA(X，因此， 选择左部存储器存储体阵列的上内部(右侧)分区(BAO=0和 CA11=1 )以及右部存储器存储体阵列的下内部(左侧)分区(BA0= 1 和CAlbO)。参照图10B中的真值表，对于该情况，转换SW6净皮 打开，其将YRWD(K8〉连4妻到XRWDEIO。
图13C示出第三种情况，RA13=1以及CA11+BA(^0,因此， 选择左部存储器存储体阵列的下外部(左侧)分区(BAO=0和
和CA11二1)。参照图10B中的真值表，对于该情况，转换SW7 4皮 打开，其将YRWD(K4〉连接到XRWDEIO。
图13D示出第四种情况，RA13=0以及CA11+BA0^0，因此， 选择左部存储器存储体阵列的下内部(右侧)分区(BAO=0和 CA11=0 )以及右部存《诸器存储体阵列的上内部(左侧)分区(BA0=1
和CAlhl)。参照图10B中的真值表，对于该情况，转换SW8-皮 打开，其将YRWDOO连4娄到XRWDE1 <0>。
该重叠转换的方案允许最小数量的转换开关，基于最少量的条 件而被打开/关闭，这就可能有助于最小化电源消耗以及减少XRWD 线上的电容载荷。另外，由于SW8对于所有组织状态都有可能打 开，所以，对于x4元件，不会有额外的延迟惩罚，这就典型与xl6 和x8元4牛共享相同的掩石马(mask)。 ^f于所述的方案的另 一个有益 效果方面是，x4转换方案的4个RWD线之一^皮置于x8转换方案 的4壬<可两个活动RWD线之间，这t尤可以减少线到线的專争才奂津馬合凌丈 应，从而进一步改进转换性能。
虽然实施例具体参考DDR-IIDRAM i殳备进行了描述，但是所 属技术领域的人员应该意识到，相同的技术和元件通常可能被使用 以得益于任何存储设备，其以处理那些tt据所需更高时钟速率来记 录下(clock)数据。因此，本发明的实施例还可用于每时钟周期传 输两位数据的(DDR-I) DRAM i殳备，以及任何下一代DDR设备 (例如，每时钟周期传输4位数据的DDR-III设备)。
所属技术领域的技术人员也将意识到，虽然已描述了使用分离 的简化的板逻辑电路、近板排序逻辑电路以及智能阵列转化逻辑电 路的DRAM设备的一个实施例，但是，其它实施例可以包括各种 各样的其它分布式逻辑电路的排列，以实现类似的功能。例如，一 个实施例可以包括分离的简化的板逻辑电路(以数据时钟频率工 作)以及处理由分离的简化的板逻辑和智能阵列转化逻辑所执行的 重新排序和扰乱功能的单个逻辑单元(在较低的存储器核心时钟频 率才喿作)。而另一实施例可以把重新排序过程和才反逻辑集成(两者 都在时钟数据频率操作)以及使用智能转换阵列逻辑(在较低的存 储器核心时钟频率操作)来执行本文所述的扰乱功能。
结论
本发明的实施例可以用于减少具有高数据时钟频率的DRAM 设备的数据通路速率的压力。通过将高速率板逻辑电路与可以执行 各种其它逻辑功能的转换逻辑电路(例如，重新排序和扰乱逻辑电 路)相分离，执行那些功能的转化逻辑电路可以被允许来以较低的 时钟频率(例如，1/2外部时钟频率或1/4数据频率)进行操作，这 就可以緩解相关的定时请求并改善由于节省从存储器阵列到DQ板 或从DQ板到存储器阵列的数据传输时间而产生的等待时间 (latency )。通过利用最优化的转换排列，也可实现跨越读和写通路， 以及3争越不同的设备组织状态的平衡的延时。
虽然上述内容是针对本发明的实施例的，4旦是在不脱离本发明 的基本范围内还可以设计本发明的任何其它以及进一步的实施例， 并且本发明的范围由所附的权利要求来确定。
权利要求
1. 一种存4诸i殳备，包括一个或多个存储器阵列； 多个凄t据才反；输入/输出u/o)緩存级，其具有板逻辑电路以用于接收 将被写入到所述存储器阵列的多位数据及以用于把多位数据 顺序4#出到所述多个外反上，其中，N位凄t据在外部时钟信号的 单个周朝中被接收和传输；以及重新排序逻辑电路，其由具有外部时钟信号一半或更小 的频率的核心时钟信号所驱动，并且^皮构造用于，在将所述N 位#:据写入所述一个或多个存4诸器阵列之前或在4巴N位凄t据 顺序输出到所述多个板上之前，至少部分基于突发凄史据传输类 型，对在每个^t据板上都4妾收到的N位凄t据重新4非序。
2. 根据权利要求1所述的存储设备，其中，N=4。
3. 根据权利要求1所述的存储设备，其中，所述重新排序逻辑电 路包括多个级，每个级都被构造用于对从相应数据板上接收到 的N位数据或向相应数据板输出的N位数据重新排序。
4. 根据权利要求3所述的存储设备，其中，每个级包括写转换矩阵，被构造用于对以并行方式从第一组数据线 上的相应板逻辑电路中接收到的N位数据重新排序并把将被 写入所述存〗诸器阵列的、；故重新排序的N位凄史据呈现到第二 组凄t据线上。
读转换矩阵，被构造用于对在所述第二组数据线上接收到的N位凄t据重新排序并4巴将^皮顺序输出到相应凄t据4反的、 经重新排序的N位#1据呈现到所述第一组#:据线上的相应4反 逻辑电^各。
5. 根据权利要求4所述的存储设备，其中，所述写转换矩阵和读 转换矩阵在结构上基本是一样的。
6. —种存储设备，包括一个或多个存储器阵列； 多个教:才居4反；以及流水线数据通路，其用于在所述一个或多个存储器阵列 和多个包括具有用于緩存在所述数据板和结合有数据时钟信 号的外部设备之间顺序交换的多位数据的板逻辑电路的输入/ 输出(I/O )緩存级的板之间传输数据以及重新排序逻辑电路， 所述重新排序逻辑电i 各用于，重新排序由结合有具有凄t据时钟 信号的频率的1/4或更小的频率的核心时钟信号的纟反逻辑电 路所接收到的多位数据或重新排序向结合有具有数据时钟信 号的频率的1/4或更小的频率的核心时钟信号的板逻辑电路 所将输出的多位数据。
7. 根据权利要求6所述的存储设备，其中，所述流水线数据通路 进一步包括纟无乱逻辑电路，其用于至少部分基于目标存々者单元 的物理位置，在将多位数据写入其之前，扰乱所重新排序的多 位数据。
8. 根据权利要求7所述的存储设备，其中，所述扰乱逻辑电路和 重新排序逻辑电路是以并4亍的方式进4亍转换的。
9. 一种能够在单个外部时钟信号内4巴多位凄史据传输到位于多个 数据板的每个板上的存储设备，包括一个或多个存储器阵列；以及重新排序逻辑电路，其是由具有比外部时钟信号频率的 一半或更〗氐的频率的核心时钟信号驱动的，并且其^皮构造用于 重新排序在数据板上顺序接收到的、将被写入所述存储器阵列 的多位数据以及被构造用于重新排序从所述存储器阵列中读 出的、将被顺序输出到所述数据板上的多位数据。
10. 根据权利要求9所述的存储设备，其中所述重新排序逻辑电路集成有按照输入/输出(I/O)緩存 结构的纟反逻l專电^各；以及所述板逻辑电路是由具有至少是外部时钟信号频率的两 倍的^t据时钟信号驱动的。
11. 根据权利要求9所述的存储设备，其中，所述重新排序逻辑电重新排序多位数据。
12. —种与存储设备交换数据的方法，包括在外部时钟信号的单个周期内接收多个数据板的每个板 上的N位数据；以及重新排序结合有具备所述外部时钟信号的频率的一半或 更小频率的内部核心时钟信号的N位凄t才居。
13. 根据权利要求12所述的方法，其中，重新排序多位数据包括 至少基于突发数据传输类型来重新排序所述多位数据。
14. 根据权利要求12所述的方法，进一步包括将位于朝向第一 方向的第一组数据线上的、将被扰乱的已经排序的多位数据呈 现到位于朝向与所述第一方向基本上垂直的第二方向的第二 组数据线上。
15. 根据权利要求14所述的方法，进一步包括从所述第二组^t据线的存储器阵列中读取多位数据； 将所述多位数据扰乱到所述第 一组lt据线上； 重新排序被扰乱的多位数据；以及 将经重新排序的N位数据输出到每个所述数据板上。
16. —种在数据板和一个或多个存储器阵列之间交换凄t据的方法， 在写操作中，包括从外部时钟信号生成具有比所述外部时钟信号的频率更 低频率的核心时钟信号；在所述外部时钟信号的单个周期内顺序接收将被写入所 述存储器阵列的多位数据；以及在净皮写入所述存^f诸i殳备之前或在^皮输出到所述数据一反上 之前，结合所述核心时钟信号，重新排序所顺序接收到的多位 数据。
17. 4艮据4又利要求16所述的方法，其中，所述外部时钟信号频率 至少是所述核心时钟信号频率的两倍。
18. 根据权利要求16所述的方法，包括在所述外部时钟信号的 单个周期内至少顺序接收每个板上的四位数据。
19. 根据权利要求18所述的方法，进一步包括生成数据时钟信 号，其中，所述数据时钟信号频率至少是所述外部时钟信号频 率的四*。
20. 4艮据权利要求16所述的方法，在读4喿作中，进一步包括从所述存储器阵列中读取多位翁:据； 重新排序从所述存储器阵列中读取的多位数据；以及 将经重新排序的N位数据顺序输出到每个所述数据板
全文摘要
本发明提供了支持在外部数据板和存储器阵列之间数据交换所需的转换操作的技术和电路。在写通路中，该转换操作可以包括锁闭和汇编从单个数据板上所顺序接收到的多个位的数据，基于访问模式的类型(例如，交错或顺序)将这些数据重新排序，以及基于正被访问的存储体位置的芯片组织状态(例如，x4、x8、或x16)来执行扰乱操作。在读通路中，可以执行类似的操作(以倒转的顺序)，以汇编将从设备中被读出的数据。
文档编号G11C7/10GK101124637SQ200680002620
公开日2008年2月13日 申请日期2006年1月12日 优先权日2005年1月18日
发明者哈立德·法基-鲁姆赞, 斯盖普·施振·刘 申请人:奇梦达股份公司;南亚科技股份有限公司