专利名称：采用新型时序操作的铁电编程信息存储单元的制作方法
技术领域：
本发明属于半导体集成电路设计和制造技术领域，特别涉及一种采用新型时序操作的铁电编程信息存储单元，尤其是应用在FPGA (现场可编程门阵列)领域 的铁电编程信息存储单元，实现信息的非易失存储。
技术背景FPGA (现场可编程门阵列)是一种可重构的逻辑电路实现器件，使用者根据 不同的需要对FPGA进行编程就可以得到各种不同功能的电路，具有很高的灵活 性。在应用SRAM (静态随机读写存储器)结构编程单元的FPGA中，电路的通断 信息被存储到一个SRAM中，用SRAM中存储的信息来直接控制M0S管的通断或是 多路'器的选择路径，可以重复编程。然而，利用普通的CMOS工艺制造的SRAM 其信息存储在内部的寄生电容中，断开电源后编程信息就会丢失，因此在FPGA 芯片外部附加非易失模块对编程信息进行存储，当FPGA芯片重新上电后，该存 储的信息被重新写入FPGA中的编程单元。目前基于SRAM作为编程单元的FPGA 的外部非易失性存储模块主要采用的是EEPROM (电可擦除式可编程只读存储器) 或者FLASH (快闪存储器)，它们都有编程电压高、可擦写次数少、读写速度慢等 缺点，同时由于在FPGA外部独立增加了此模i央，降低了集成性并且易增加成本。 铁电存储器基于铁电材料的自发极化特性来存储数据，可以做到断开电源后数据 不丢失，同时具有低功耗、快速读写、擦写次数高、高数据安全性等诸多优势， 正成为最有前景的新一代非易失半导体存储器。将铁电存储技术引入到FPGA领 域中构建铁电编程信息存储单元，可以将FPGA编程单元与编程信息的非易失存 储同时在FPGA芯片内实现，在芯片的功耗、读写速度、数据安全性、成本等方 面都具有明显优势，体现出很大的工业应用价值。在铁电材料的应用发展初期，J. F. Scott提出了一种Shadow RAM结构的铁电 编程信息存储单元[']。该单元在普通SRAM单元的基础上在两个信息存储节点上各添加了一个控制管和一个铁电电容，结构如图1所示。编程时两个控制管被关断，铁电电容与SRAM单元隔离，信息被写入SRAM单元的节点寄生电容上，整个单元 按照SRAM的工作方式工作。系统断电之前，先将两个控制管打开，然后在极板 信号端上施加脉冲，将信息写入铁电电容。系统重新上电后，首先将控制管打开， 把铁电电容中的信息恢复到节点寄生电容上，然后再把控制管关断，整个单元按 照SR扁单元的方式继续工作。这种单元的缺点在于(1)需要添加额外的控制 管，增加了面积成本；(2)断电之前必须先打开控制管存储信息，无法应对突发 的断电情况。日本的研究人员在Shadow RAM的基础上做出改进[2]，取消两个控制管，从而 将铁电电容直接连接在SRAM单元的信息存储节点上，形成NVSRAM(非易失SRAM) 结构，如图2所示。这种编程单元的操作时序分为四个部分读、写、存储以及 恢复。在读和写过程中，极板信号始终保持在0.5个编程电压，其他操作时序和 普通SRAM操作一样，这说明正常的读写操作仍是基于SRAM单元操作的，编程信 息存储在节点寄生电容上，属T易失性存储。系统断电之前需要进行存储操作， 即将极板信号从0. 5个编程电压上拉至1个编程电压，保持一段时间后再下拉至 0电平，这时编程信息已存在铁电电容中，属于非易失性存储。系统重新上电之 后需要进行恢复造作，即将极板信号从0电平恢复为0. 5个编程电压，这时编程 信息重新存储在节点寄生电容上，属于易失性存储。时序操作如图3所示。这种 单元的缺点在于(1) 0.5个编程电压的产生需要添加额外电路，极板信号始终 处于0.5个编程电压，不利于电路功耗的降低，同时为了保持该电压的精确性， 设计成本增加；(2)断电之前必须通过存储操作存储信息，无法应对突发的断电 情况。针对上述两种单元的缺点，有必要开发一种可以应对突发断电且操作时序简 单稳定的铁电编程单元。 发明内容本发明的目的是提供一种采用新型时序操作的铁电编程信息存储单元。 一种应用于现场可编程门阵列的铁电编程信息存储单元，它可以实现信息的非易失存储，并能应对突发断电的情况，同时它的操作过程简单，操作信号易于 生成且稳定。一个采用新型时序操作的铁电编程信息存储单元，包括一个锁存器，包括两个反相器，每个反相器的输入都和另一个反相器的输出 相连，形成环状，由此产生两个连接节点；两个门控管，每个门控管与锁存器的一个节点连接成了一个SRAM标准单元; 两个铁电存储电容。所述两个门控管的连接为每个门控管的源(或漏)端分别接在上述锁存器的 一个连接节点上；每个门控管的漏(或源)端分别接在编程信号或编程信号的反 相信号上；每个门控管的栅端分别接在门控信号上；每个门控管的体端分别接地。所述两个铁电存储电容的连接为每个铁电存储单元的一端连接在上述锁存 器的一个连接节点上；每个铁电存储电容的另一端连接在极板信号上。所述门控管为醒OS晶体管。所述应用新型时序操作的铁电编程信息存储单元的编程歩骤如下首先将编程信号施加在门控管的编程信号输入节点(BL)，将编程信号的反相信号施加在 另一门控管的编程信号反相信号节点(BLB)上；然后在门控信号输入节点(WL) 上施加一个编程电压的脉冲信号；门控信号脉冲高电平期间，在极板信号输入节 点(PL)上施加一个编程电压的脉冲信号；门控信号脉冲应在极板信号脉冲到来 之前开始，在极板信号脉冲过去后结束。读出信息时始终保持门控信号和极板信 号为0电平。从上述描述中可以看出，应用在此单元上的操作电压只有O电平或一个编程 电压，都方便产生。本发明和现有应用技术的比较相比于Shadow RAM结构单元，本单元使用的晶体管数量更少，有利于提高 集成度；相比于NVSRAM结构单元，本单元在操作时没有用到0. 5个编程电压这 样不易于精确产生并控制的电平，使整体电路的实现更加简单，同时避免了极板 信号始终处于0. 5个编程电压，为电路节省了一定功耗；相比于Shadow RAM结构单元和NVSRAM结构单元，本单元在编程过程中就直接将信息存储在铁电电容 中，因此断电之前取消了存储过程，可以应对突发断电情况；相比于Shadow RAM 结构单元和NVSRAM结构单元，本单元在系统重新上电时可以直接将铁电电容中 的信息恢复出来，取消了恢复过程，简化了操作时序。从上面的比较可以看出，采用本发明提出的单元结构可以简化系统电路的设 计，使单元电路操作方便而稳定，同时降低功耗，并能应对突发的断电情况。
图1为Shadow RAM单元结构示意图。 图2为NVSRAM单元结构示意图。图3为NVSRAM结构单元操作时序图，可以看到这种单元需要存储与恢复过 程，且需要有附加电路提供0.5个编程电压。图4为采用新型时序操作的应用于FPGA的铁电编程信息存储单元结构示意图。图5:采用新型时序操作的应用于FPGA的铁电编程信息存储单元的操作时序图。图6为采用新型时序操作的应用于FPGA的铁电编程信息存储单元的Hspice 仿真图。
具体实施方式
本发明的目的是提供一种采用新型时序操作的应用于现场可编程门阵列的 铁电编程信息存储单元。下面结合附图进行详细说明。图4所示为应用新型时序 操作的铁电编程信息存储单元结构示意图。该铁电编程信息存储单元组成包括一个锁存器，包括两个反相器，每个反相器的输入都和另一个反相器的输出 相连，形成环状，由此产生连接节点1和连接节点2两个节点；两个门控管M1、 M2，均为醒OS晶体管。门控管M1的源(或漏)端接在上述 锁存器的连接节点2上，门控管M2的源(或漏)端接在上述锁存器的连接节点1 上；每个门控管的漏(或源)端分别接在编程信号输入节点(BU或编程信号的反相信号节点(BLB)上；每个门控管的栅端分别接在门控信号输入节点(WL) 上；每个门控管的体端分别接地。这样门控管Ml、 M2分别与锁存器组成了两个 SRAM标准单元，每个SRAM标准单元的一端连接一个铁电电容FeCapl或FeCap2， 组成两个铁电存储单元，两个铁电存储单元的铁电电容的一端连接在一起后，连 接到极板信号输入节点(PL)上。图5所示为采用新型时序操作的应用于FPGA的铁电编程信息存储单元的操 作时序图；图示为铁电编程信息存储单元编程步骤如下首先将编程信号施加在 门控管的编程信号输入节点(BL)，将编程信号的反相信号施加在另一门控管的 编程信号反相信号节点(BLB)上；然后在门控信号输入节点(WL)上施加一个 编程电压的脉冲信号；门控信号脉冲高电平期间，在极板信号输入节点(PL)上 施加一个编程电压的脉冲信号；门控信号脉冲应在极板信号脉冲到来之前开始， 在极板信号脉冲过去后结束。读出信息时始终保持门控信号和极板信号为0电平。 图5中所示的数据信号，其含义为在施加数据的过程中，在编程信号输入节点 上施加任意的编程信息，在编程信号反相信号节点上施加与编程信息相应的反相 信息；在读出数据过程中，施加的数据可以无改变的恢复到编程信号输入节点和 编程信号反相信号节点上。下面以图6所示应用实例"应用新型时序操作的铁电编程信息存储单元的 Hspice仿真图"予以进一步说明。在此仿真结果中，WL为门控信号，PL为极板 信号，Vsup为电源，Vsdl、 Vsd2是反相器环两内部节点电压，Polarl、 Polar2 是两电容的极化强度。在10微秒之前的操作为编程操作，对原有的0、 l数据重 写为1、 0。首先在编程信号输入节点(BL)和编程信号反相信号节点(BLB)上 分别施加数据l、 0;然后在WL上施加一个高电平脉冲，并在此脉冲保持高电平 的过程中在PL上施加一个宽度小于WL脉冲的高电平脉冲。可以看到，两内部节 点Vsdl和Vsd2被成功的改写(Vsdl从0变l， Vsd2从l变0)，两电容的极化 强度也被翻转(Polarl从正极化变为负极化，Polar2从负极化变为正极化)。写 入成功后去掉电源，可以看到尽管两个内部节点(Vsdl和Vsd2)电压降为0，但 是两电容的极化强度(Polarl和Polar2)并没有改变。重新上电后，两个内部节点的数据立刻得到了恢复，无须另加存储和恢复过程。
权利要求
1.一种采用新型时序操作的铁电编程信息存储单元，其特征在于，所述铁电编程信息存储单元组成包括一个锁存器，包括两个反相器，每个反相器的输入都和另一个反相器的输出相连，形成环状，由此产生两个连接节点；两个门控管；两个铁电存储电容；上述一个锁存器和两个门控管组成了一个SRAM标准单元，两个铁电电容分别连接于锁存器的连接节点上。
2. 根据权利要求1所述采用新型时序操作的铁电编程信息存储单元，其特征 在于，所述两个门控管的连接为每个门控管的源(或漏)端分别接在上述锁存器 的一个连接节点上；每个门控管的漏(或源)端分别接在编程信号或编程信号的 反相信号上；每个门控管的栅端分别接在门控信号上；每个门控管的体端分别接 地。
3. 根据权利要求1所述采用新型时序操作的铁电编程信息存储单元，其特征 在于，所述两个铁电存储电容的连接为每个铁电存储电容的一端连接在上述锁存 器的一个连接节点上；每个铁电存储单元的另一端连接在极板信号上。
4. 根据权利要求1所述采用新型时序操作的应用于现场可编程门阵列的铁电 编程信息存储单元，其特征在于，所述每个门控管为NMOS晶体管。
5. 根据权利要求1所述采用新型时序操作的应用于现场可编程门阵列的铁电 编程信息存储单元，其特征在于，所述反相器由一个丽0S管和一个PM0S管组成。
6. —种采用新型时序操作的应用于现场可编程门阵列的铁电编程信息存储 单元，其特征在于，其编程步骤如下首先将编程信号施加在门控管的编程信号 输入节点(BL)，将编程信号的反相信号施加在另一门控管的编程信号反相信号 节点(BLB)上；然后在门控信号输入节点(WL)上施加一个编程电压的脉冲信 号；门控信号脉冲高电平期间，在极板信号输入节点(PL)上施加一个编程电压的脉冲信号；门控信号脉冲应在极板信号脉冲到来之前开始，在极板信号脉冲过去后结束；读出信息时始终保持门控信号和极板信号为0电平。
全文摘要
本发明公开了属于半导体集成电路设计和制造技术领域的一种采用新型时序操作的铁电编程信息存储单元。其组成包括，一个锁存器，两个门控管和两个铁电存储电容。是在普通SRAM存储单元的基础上通过添加铁电电容来实现信息的非易失存储，并通过应用一种新型的时序操作对该编程单元进行编程。该编程单元结构紧凑，操作信号易于生成，操作时序简单且易于实现，同时降低了一定的电路功耗，适合应用作为FPGA中的编程单元，实现FPGA编程信息的非易失存储，并能应对突发断电的情况。
文档编号G11C11/22GK101252018SQ200710121300
公开日2008年8月27日 申请日期2007年9月3日 优先权日2007年9月3日
发明者任天令, 刘理天, 章英杰, 泽 贾, 陈弘毅 申请人:清华大学