多库存储器装置的存储器总线输出驱动器及用于其的方法

专利名称：多库存储器装置的存储器总线输出驱动器及用于其的方法
技术领域：
本发明通常涉及存储器阵列，且更特定来说，涉及包含至少一个存储器总线的方 法及装置。
體狄
通常，存储器装置可包含存储器阵列的多个库。为存取多个存储器库的一者中所 存储的数据，可激活一选定存储器库以向一多路复用器提供数据信号，所述多路复用 器可以是静态或动态多路复用器。每一存储器库可向多路复用器提供一个或一个以上 输出。控制装置可向多路复用器提供控制信号以选择选定存储器库的一输出。然而， 如果多路复用器是静态多路复用器，那么用于每一存储器阵列的选定线的晶体管栅极 负载增加。如果多路复用器是动态多路复用器，那么所述多路复用器可增加时钟负载。
在常规装置中，测试存储器库的输出总线可添加定时延迟或不期望功率消耗。而 且，向多库存储器装置的特定存储器库的输出总线添加自动测试模式产生数据可添加 复杂性。因此，需要改善存储器总线输出驱动器。

发明内容
在特定实施例中，揭示一种方法，所述方法包含在耦合到第一总线的第一三态
装置处接收感测放大器的第一感测输出及第二感测输出；在耦合到第二总线的第二三 态装置处接收所述感测放大器的所述第一感测输出及所述第二感测输出；及响应于总 线选择输入选择性地激活所述第一三态装置或者所述第二三态装置以驱动所述第一 总线或所述第二总线。
在另一特定实施例中， 一种电路装置包含耦合到第一总线的第一三态装置、耦合 到第二总线的第二三态装置及响应于存储器阵列的第一及第二位线的感测放大器。所
述感测放大器包含分别耦合到所述第一三态装置及所述第二三态装置的第一输出及 第二输出。所述感测放大器选择性地驱动所述第一总线或者所述第二总线。
在又另一特定实施例中，提供一种系统，所述系统包含存储器阵列、响应于所述 存储器阵列的输出总线及耦合到所述输出总线以在不激活所述存储器阵列的情况下
测试所述输出总线的测试结构。所述测试结构包含库启用输入、测试启用输入、逻辑 门、第一晶体管及第二晶体管。所述逻辑门包含耦合到所述库启用输入的第一输入、 耦合到所述测试启用输入的第二输入及逻辑输出。所述第一晶体管包含耦合到第一电源供应端子的第一电源端子、耦合到所述库启用输入的第一控制端子及耦合到所述输 出总线的第一输出端子。所述第二晶体管包含耦合到所述输出总线的第二输出端子、 耦合到所述逻辑输出的第二控制端子及耦合到第二电源供应端子的第二电源端子。
在再另一特定实施例中，提供一种装置，所述装置包含多个存储器总线、数据总 线及逻辑。所述多个存储器总线中的每一者均耦合到相应存储器库。所述逻辑在不使 用多路复用器的情况下选择性地将所述多个存储器总线中的一被选择者耦合到所述 数据总线。在特定说明性实施例中，所述逻辑包含"与"门。在另一特定实施例中， 所述逻辑可包含"与非"门及反相器。特定说明性实施例的一个特定优点是使用具有 反相器的"与"门或"与非"门在存储器库之间进行选择会改善读取存取定时。特定 说明性实施例的另一优点是减少设计复杂性，这是因为消除了与多路复用器库选择相 关联的选路。
提供特定说明性实施例的又另一优点，其中可增加自动测试模式产生覆盖范围以 测试存储器库输出而不引入不期望的定时延迟。
提供特定说明性实施例的再另一优点，其中可在不添加额外感测放大器的条件下 支持多线程存取，因为可利用感测放大器的双输出来驱动双总线，从而支持两线程存 储器存取。
提供特定说明性实施例的另一优点，其中感测放大器的输出行为可用来形成推挽 类型的三态总线。可将默认上拉装置添加到每一三态总线以在库无效时，将每一总线 上的电压保持在特定电压电平(例如逻辑高电压电平)，从而允许使用单个逻辑门而 非多路复用器执行在总线之间的输出选择。
在阅读整个申请案之后，本发明的其它方面、优点及特征将变得显而易见，所述 申请案包含以下部分图式简单说明、实施方式及权利要求书。


结合附图参照以下详细说明，将更容易了解本文中所述实施例的各个方面及伴随 优点，附图中
图1是包含多个存储器库及用以在所述多个存储器库的输出之间进行选择的逻 辑的存储器装置的特定说明性实施例的方框图2是存储器装置(例如图l的存储器装置)的特定说明性实施例的方框图3是存储器装置(例如，图2的存储器装置)的包含感测放大器及预充电装置 的一部分的特定说明性实施例的电路图4是典型感测放大器(例如，图3的感测放大器)的特定说明性实施例的电路
图5是一电路装置的特定说明性实施例的图，所述电路装置使用图3感测放大器 的输出驱动存储器阵列的双输出总线；图6是感测放大器(例如，图3的感测放大器)的特定说明性实施例的定时图7是存储器库的特定说明性实施例的方框图，所述存储器库实施例包含具有由 感测放大器(例如，图3的感测放大器)的输出驱动的三态总线的存储器阵列；
图8是存储器库的另一特定说明性实施例的方框图，所述存储器库实施例包含由 感测放大器(例如，图3的感测放大器)的输出驱动的三态总线且包含自动测试程序 产生(ATPG)输入结构；及
图9是一种用于使用感测放大器(例如，图3的感测放大器)选择性地驱动存储 器阵列的两个输出总线中的一者的方法的特定说明性实施例的流程图。
具体实施例方式
图1是存储器装置100的特定说明性实施例的方框图，所述存储器装置100包含
多个存储器库及用以在所述存储器库之间进行选择及在存储器库输出之间进行选择
的逻辑。存储器装置100包含库选择输入102、多个存储器库(存储器库0、存储器 库1及存储器库N-1) 106、 108及110，及用以在存储器库106、 108与110之间进行 选择的逻辑，例如库选择解码器104。存储器库(存储器库0) 106通过一对库启用 输入112 (其包含OUTA库启动输入114及OUTB库启用输入116)耦合到库选择解 码器104。存储器库(存储器库1、…及存储器库(N-l) ) 108及110可通过数对库 启用输入118及120耦合到库选择解码器104。通常，存储器装置100可包含其它存 储器库，如虚线122所指示。每一存储器库106、 108及IIO均通过对应输出总线耦 合到第一逻辑装置124及第二逻辑装置126。例如，存储器库106通过第一输出总线 (OUTA) 128耦合到第一逻辑装置124且通过第二输出总线(OUTB) 130耦合到第 二逻辑装置126。存储器库108通过第一输出总线132耦合到第一逻辑装置124且通 过第二输出总线134耦合到第二逻辑装置126。存储器库110通过第一输出总线136 耦合到第一逻辑装置124且通过第二输出总线138耦合到第二逻辑装置126。第一逻 辑装置124包含用以接收输出总线128、132及136中的每一者的输入且包含输出140。 可利用输出140来驱动存储器装置100的第一线程总线输出。第二逻辑装置126包含 用以接收输出总线130、 134及138中的每一者的输入且包含输出142，所述输出142 可用来驱动存储器装置IOO的第二线程总线输出。在特定实施例中，第一及第二逻辑 装置124及126可以是"与"逻辑门。在此实例中，每次输出总线128、 132及136 中的一者有效，且其它输出总线保持在逻辑高电压电平。因此，可经由逻辑"与"操 作将存储器库106、 108及110的有效输出提供到第一线程总线输出140。
在特定说明性实施例中，每一逻辑装置124及126均可包含"与非"逻辑门及反 相器。在另一特定说明性实施例中，每一逻辑装置124及126均可包含"或"逻辑门， 且无效输出总线可保持在逻辑低电压电平，从而允许所述"或"逻辑门向输出140及 142中的一者提供来自输出总线128、 130、 132、 134、 136及138中的一者的数据。在特定实施例中，当输出总线130有效时，输出总线134及138可为无效且保持 在逻辑高电压电平。逻辑装置126可对来自输出总线130、 132及138的输入执行逻 辑"与"操作，从而向第二线程总线输出142提供来自有效输出总线130的数据。因 为可将非启用库输出134及138维持在固定电压电平，例如逻辑高电压电平，因此不 需要多路复用器在输出130、 134与138之间进行选择。因此，逻辑装置126 (例如， "与"逻辑门)可用来在总线输出之间进行选择，此与具有输出多路复用器的存储器 装置相比，减少复杂性且改善存储器装置的总读取定时。
图2是图解说明存储器装置(例如图1的存储器装置100)的特定说明性实施例 的其它细节的方框图。所述存储器装置包含库选择输入102、库选择解码器104及存 储器库106及110。存储器库106及IIO分别经由数对库启用输入112及116耦合到 库选择解码器104。所述对库启用输入112包含输出A库启用输入114及输出B库启 用输入116以在存储器库106的输出128与130之间进行选择。存储器装置100包含 耦合到存储器总线128、 130、 136及138的第一逻辑装置124及第二逻辑装置126。 逻辑装置124耦合到输出140，且逻辑装置126耦合到输出142。存储器库(0) 106 包含多个存储器阵列，例如存储器阵列(组0) 210、存储器阵列(组l) 226及存储 器阵列(组N-1) 234。存储器阵列(组0) 210通过组启用输入204耦合到组解码器 202且通过位线214及216耦合到感测放大器212。组解码器202可响应于组选择输 入(组启用)、所述对库启用输入112或其任何组合。感测放大器212包含感测放大 器输出218及222，其分别耦合到第一三态装置220及第二三态装置224。第一三态 装置220耦合到输出总线(OUTA)128，且第二三态装置224耦合到输出总线(OUTB) 130。
存储器阵列(组l) 226通过组启用输入206耦合到组解码器202且通过一对位 线耦合到感测放大器228。感测放大器228耦合到分别耦合到输出总线128及130的 第三三态装置230及第四三态装置232。存储器阵列(组N-l) 234通过组启用输入 208耦合到组解码器202且通过一对位线耦合到感测放大器236。感测放大器236耦 合到分别耦合到输出总线128及130的第五三态装置238及第六三态装置240。
存储器库(N-l) 110包含多个存储器阵列，例如存储器阵列(组0) 250、存储 器阵列(组l) 266及存储器阵列(组N-1) 274。组解码器242可响应于组选择输入 (组启用)、所述对库启用输入U6或其任一组合以产生组启用输入244、 246及248。 存储器阵列(组N-l) 250通过组启用输入244耦合到组解码器242且通过位线254 及256耦合到感测放大器252。感测放大器252包含感测放大器输出258及262，其 耦合到第一三态装置260及第二三态装置264。第一三态装置260耦合到第一输出总 线(OUTA) 136，且第二三态装置264耦合到第二输出总线(OUTB) 138。存储器 阵列(组1) 266通过组启用输入246耦合到组解码器242且通过一对位线耦合到感 测放大器268。感测放大器268耦合到分别耦合到输出总线136及138的第三三态装 置270及第四三态装置272。存储器阵列(组N-1) 274通过组启用输入248耦合到组解码器242且通过一对位线耦合到感测放大器276。感测放大器276耦合到分别耦合 到输出总线136及138的第五三态装置278及第六三态装置280。输出总线128及136 经由逻辑装置124耦合到输出140，且输出总线130及138经由逻辑装置126耦合到 输出142。
在特定说明性实施例中，可在库选择输入102处接收库选择。库选择解码器104 可解码所述库选择且根据所解码的库选择选择性地启用所述对库启用输入112中的 一者或者所述对库启用输入116中的一者。在特定说明性实施例中，可启用库启用输 入114。库启用输入114激活存储器库(0) 106。组解码器202可解码经由组启用输 入(组启用)、库启用输入114或其任一组合所接收的信息以确定将激活存储器阵列 210、 226及234中的哪一者。组解码器202可选择性地启用组启用输入204、 206或 208中的一者。在特定实施例中，响应于组启用输入204激活存储器阵列(组0) 210 以向位线214及216施加电压。感测放大器212自位线214及216确定差分电压且向 第一三态装置220及第二三态装置224提供第一感测放大器输出218及第二感测放大 器输出222。通常，第一输出总线128或者第二输出总线130可被激活以向对应输出 140或142提供数据。在特定实施例中，如果输出总线(OUTB) 130为有效，那么可 将输出总线(OUTB) 138维持在逻辑高电压电平，此使逻辑装置126的输出142在 不进行复杂的多路复用的情况下反映输出总线(OUTB) 130。
图3是一存储器装置(例如图1中所示的存储器装置IOO)的包含存储器阵列210 的一部分及相关联感测放大器(例如图4中所示的典型感测放大器212)的一部分300 的特定说明性实施例的电路图。存储器阵列210包含典型说明性字线(WL<0>、 WL<1>、…、WL<63>) 302、 304及306、第一位线214、第二位线(BITB) 216、感 测放大器212、感测放大器控制输入308、第一感测放大器输出218及第二感测放大 器输出(SA一OUTB) 222。所图解说明的典型字线(WL<0>) 302包含相关联电路结 构，其包含第一晶体管310、第二晶体管312及交叉耦合之反相器(其包含反相器314 及316)。所图解说明的典型字线(WL<1>) 304包含相关联电路结构，其包含第一 晶体管318、第二晶体管320及交叉耦合的反相器(其包含反相器322及324)。所 图解说明的典型字线(WL<63>) 306包含相关联电路结构，其包含第一晶体管326、 第二晶体管328及交叉耦合的反相器(其包含反相器330及332)。通常，数据可存 储在与每一字线相关联的电路结构中。将存储器装置的部分300的特定存储器阵列描 绘为具有64个典型字线(WLO、 WL<1>、 ...、 WL<63)。然而，特定存储器阵列 可包含任何数目的字线。
存储器装置的部分300还可包含预充电装置340，其包含晶体管342、344及346， 及预充电时钟输入348。晶体管342包含耦合到电压供应端子(例如VDD)的第一端 子、耦合到预充电时钟输入348的控制端子及耦合到位线214的第二端子。晶体管 344包含耦合到电压供应端子(例如VDD)的第一端子、耦合到预充电时钟输入348 的控制端子及耦合到位线216的第二端子。晶体管346包含耦合到位线214的第一端子、耦合到预充电时钟输入348的控制端子及耦合到位线216的第二端子。
在特定说明性实施例中，当位线214及216无效时，将其预充电到电压电平
(VDD)。当特定字线(例如字线(WL<0>) 302)有效时，位线214或者位线216 由于从相应位线穿过第一及第二晶体管310及312的放电路径的缘故可具有电压降。 从相关联电路结构将数据读取到位线214及216上。当感测放大器控制输入308为低 时，第一及第二感测放大器输出218及222为低。当感测放大器控制输入308为高时， 第一感测放大器输出218或者第二感测放大器输出(SA一OUTB) 222可基于位线214
(BIT)与位线216 (BITB)之间的电压差上升到电压电平(VDD)。
图4是典型感测放大器(例如图2及3中的感测放大器212)的特定说明性实施 例的电路图。感测放大器212包含位线输入214及216、第一及第二感测放大器输出 218及222及感测放大器控制输入308。感测放大器212还包含晶体管402、 404、 406、 408、 410、 412、 414、 416、 418及420、线(节点—A) 422、线(节点—B) 424及反 相器426及428。线(节点—A及节点一B) 422及424是典型感测放大器的内部节点。 晶体管402包含耦合到电压供应端子(例如VDD)的第一端子、耦合到感测放大器 控制输入308的控制端子及耦合到反相器426的第二端子。晶体管408包含耦合到电 压供应端子(例如VDD)的第一端子、耦合到感测放大器输入308的控制端子及耦 合到反相器428的第二端子。晶体管404包含耦合到电压供应端子(例如VDD)的 第一端子、耦合到线(节点_八)422的控制端子及耦合到线(节点—B) 424的第二端 子。晶体管410毎含耦合到线(节点—B) 424的第一端子、耦合到线(节点_八)422 的控制端子及第二端子。晶体管414包含耦合到晶体管410的第二端子的第一端子、 耦合到位线输入214的控制端子及耦合到节点426的第二端子。晶体管416包含耦合 到电压供应端子(例如VDD)的第一端子、耦合到感测放大器控制输入308的控制 端子及耦合到节点426的第二端子。晶体管420包含耦合到节点426的第一端子、耦 合到感测放大器控制输入308的控制端子及耦合到电压供应端子(例如电接地)的第 二端子。晶体管406包含耦合到电压供应端子(例如VDD)的第一端子、耦合到线
(节点_8) 424的控制端子及耦合到线(节点_八)422的第二端子。晶体管412包含 耦合到线(节点_八)422的第一端子、耦合到线(节点_8) 424的控制端子及第二端 子。晶体管418包含耦合到晶体管412的第二端子的第一端子、耦合到位线输入
(BITB) 216的控制端子及耦合到节点426的第二端子。
在特定实施例中，当感测放大器控制输入308处于逻辑低电平(例如，零伏特) 时，激活晶体管402及408以向反相器426及428施加电压电平(例如，VDD)，从 而导致输出218及222处的逻辑低电平。额外地，感测放大器控制输入308的低逻辑 电平去激活晶体管420而激活晶体管416以向节点426施加电压电平(例如VDD)。 在特定说明性实施例中，当感测放大器控制输入308处于高电压电平时，去激活 晶体管402、 408及416。位线(BIT) 214与位线(BITB) 216之间的电压差可迫使 线(节点—A) 422或线(节点_8) 424中的一者为逻辑低电平而另一线为逻辑高电压电平(例如VDD)且可迫使对应反相器的输出(例如感测放大器输出(SA—OUT) 218及(SA_OUTB) 222)中的一者处于逻辑高电平而另一者处于逻辑低电平。
图5是电路装置500的特定说明性实施例的图，所述电路装置500使用感测放大 器的输出(例如图3中的感测放大器212的输出218及222)驱动双总线存储器阵列。 电路装置500包含感测放大器第一输出(SA_OUT) 218、感测放大器第二输出 (SA—OUTB) 222、第一三态装置220及第二三态装置224。电路装置500还包含第 一总线选择输入(BUS—A SELECT) 504及第二总线选择输入(BUS—B SELECT) 506。 第一三态装置220包含第一 "与非"门502、数据线508、 510及512以及晶体管516、 518及520。第一三态装置220还耦合到第一输出总线(OUTA) 128。第二三态装置 224包含第二 "与非"门522、数据线524、 526及528以及晶体管532、 534及536。 第二三态装置224还耦合到第二输出总线(OUTB) 130。
感测放大器第一输出218耦合到第二三态装置224的第二 "与非"门522且耦合 到第一三态装置220的晶体管518。感测放大器第二输出222耦合到第一三态装置220 的第一"与非"门502且耦合到第二三态装置224的晶体管534。总线选择输入(81)8_八 SELECT) 504耦合到第一三态装置220的第一 "与非"门502且经由数据线512耦 合到晶体管520。第一 "与非"门502的输出经由数据线508耦合到晶体管516。总 线选择输入(BUS—B SELECT) 506耦合到第二 "与非"门522且经由数据线528耦 合到晶体管536。第二 "与非"门522的输出经由数据线524耦合到晶体管532。
在特定说明性实施例中，感测放大器(例如图3中的感测放大器212)将第一输 出信号施加到感测放大器第一输出218且将第二输出信号施加到感测放大器第二输 出222。通常，第一总线选择输入504及第二总线选择输入506可同时有效，从而允 许感测放大器212驱动存储器库(例如图1中所示的存储器库106)的一个或两个输 出总线128及130。
在特定实施例中，晶体管516及532可以是p沟道晶体管，且晶体管518、 520、 534及536可以是n沟道晶体管。通常，总线选择输入504及506分别选择输出总线 128或输出总线130。
在特定说明性实施例中，如果总线选择输入(BUS—A SELECT) 504处于逻辑低 电平而总线选择输入(BUS_B SELECT) 506处于逻辑高电平，那么第一 "与非"门 502向数据线508施加固定逻辑高输出，所述固定逻辑高输出在晶体管516的控制端 子处被反相。总线选择输入(BUS—A SELECT) 504关断晶体管520，从而保持第一 三态装置220无效。输出总线(OUTA) 128可通过晶体管装置(举例来说，例如类 似于图7晶体管710的晶体管)保持在固定电压电平，或者可被其它经启用组的(例 如图7中所示的存储器阵列704及706)三态装置(例如三态装置220)驱动。总线 选择输入(BUS—B SELECT) 506的逻辑高电平激活第二三态装置224以向输出总线 (OUTB) 130提供来自感测放大器的第一及第二输出218及222的数据。总线选择 输入(BUS_B SELECT) 506激活晶体管536且向第二 "与非"门522提供逻辑高输入，从而允许来自感测放大器的第一输出218的数据出现在数据线524上且来自感测 放大器的第二输出222的数据出现在线526上且出现在输出总线(OUTB) 130上。 在特定实施例中，当感测放大器控制输入(例如图3及4中的感测放大器控制输入 308)有效时，感测放大器输出218及222表现出好像其互相排斥。通常，当向感测 放大器212提供感测放大器控制输入308时，感测放大器输出218或者感测放大器输 出222可上升到电压电平(例如，电压电平VDD)。
在特定实施例中，当启用存储器库时，可保持总线选择输入(例如总线选择输入 504及506)处于逻辑低电平直到选择一特定总线为止。通过保持总线选择输入504 及506处于逻辑低电压电平，晶体管516、 520、 532及536为无效。
通常，图5的电路装置500的特定说明性实施例允许感测放大器212选择性地驱 动存储器库的双输出总线，例如图1中所示的输出总线128及130。通过经由第一及 第二总线选择输入504及506选择性地激活第一三态装置220或第二三态装置224， 可利用感测放大器的双输出218及222来驱动存储器库(例如图1中所示的存储器库 106)的双总线，此允许感测放大器212支持两线程存储器存取。
图6是感测放大器(例如图3的感测放大器212)的特定说明性实施例的定时图 600。图600包含存储器库基于的时钟信号602、 一对位信号604 (例如，来自图2中 的位线214及216)、感测放大器启用(控制)信号606(例如图4中的308) 、 SA_OUT 信号608 (例如图4中的218) 、 SA—OUTB信号610 (例如图4中的222) 、 BUS—B SELECT输入612 (例如，图5中的506)、三态装置行为指示符614、 OUTB库启用 信号616 (例如图1中的112)及OUTB信号618 (例如图5中的130)。通常，当时 钟信号激活字线驱动器以驱动选定字线(例如图3中的字线302)时，激活图3中的 晶体管310及312，且可向位线214及216中的一者施加电压降。
位信号604是指图3中的位线214及216的电压电平。如所显示，当与特定字线 (例如图3中的字线(WL<0>) 302)相关联的时钟602处于逻辑高电平时， 一段时 间过后位线214或216上的电压电平可发生改变，从而导致位线214与216之间的差 分电压，如620及622处所指示。感测放大器启用(控制)信号308可在606处激活 感测放大器，例如，图3中的感测放大器212。当感测启用输入在624处上升时，感 测放大器输出信号608 (例如，图3中感测放大器输出218上的信号)或感测放大器 输出信号610 (例如，图3中感测放大器输出222上的信号)中的一者可上升，分别 如626处及628处所指示。当感测启用输入下落时，输出信号608及610下落到逻辑 低电平，分别如630处及632处所指示。通常，第二总线选择输入信号612、感测启 用输入信号606及OUTB库启用信号616激活三态装置(例如图2及3中的三态装置 224) 。 gBUS_B SELECT输入信号612在634处为高，感测放大器控制输入信号 606在624处为高且OUTB库启用信号616在636处为高时，三态驱动器在638处变 为有效。由于三态装置的推挽效应，三态装置致使输出(OUTB)信号在640处发生 改变。 一对交叉耦合反相器(例如图7中的交叉耦合反相器714及716)将输出总线(OUTB)值保持在642处。在OUTB库启用信号616在644处下落到逻辑低电平之 后，上拉晶体管(例如图7中的晶体管710)可在646处将输出总线(OUTB)信号 618拉到逻辑高电平(例如电压电平VDD)。
图7是存储器库700的特定说明性实施例的方框图，所述存储器库700包含多个 存储器阵列(组o、组l、...、组N-1)。存储器库700包含存储器阵列702、 704及 706。存储器阵列702包含用以接收输入位线214及216且用以接收感测启用(控制) 输入308的感测放大器212。感测放大器212向第二三态装置224提供第一输出
(SAJ3UT) 218及第二输出(SA—OUTB) 222。第二三态装置224包含"与非"门 522、总线选择输入(SETOBUS—B SELECT) 506、数据线524、 526及528以及晶体 管532、 534及536。存储器库700还包含"与"门708、库启用输入112及组(阵列) 启用输入204、输出总线(OUTB) 130、晶体管710及交叉耦合的反相器714及716。 例如，可使用逻辑"或"门703对OUTA库启用输入114及OUTB库启用输入116 执行逻辑"或"操作来产生库启用输入701。
晶体管710包含耦合到电压供应端子(例如VDD)的第一端子712、耦合到OUTB 库启用输入116的控制端子及耦合到输出总线(OUTB) 130的第二端子。感测放大 器212的第一输出(SA—OUT) 218向"与非"门522提供第一输入。第二总线选择 输入(SET0BUS_B SELECT) 506向"与非"门522提供第二输入。感测放大器212 的第二输出(SA一OUTB) 222经由数据线526耦合到晶体管534的控制端子。总线 选择输入(SET0 BUS_B SELECT) 506经由数据线528耦合到晶体管536的控制端 子。通常，为清晰起见自图7省略第一三态装置220、总线选择输入(SETO BUS_A SELECT) 504及对应输出总线(OUTA) 128。额外地，应了解，存储器阵列704及 706包含为清晰起见而省略的类似结构，所述结构可耦合到输出总线(OUTA及 OUTB) 128及130。
在特定实施例中，当未选择存储器库700来驱动数据总线OUTB 130 (例如，库 启用输入116处于逻辑低电平)时，晶体管710将输出总线(OUTB) 130拉到逻辑 高电平。通常，当断言感测启用(感测放大器控制输入308)时，仅感测放大器输出 (SA—OUT) 218或感测放大器输出(SA—OUTB) 222中的一者可上升。当解除断言 感测启用控制输入308时(无效)，感测放大器输出218及222下落到逻辑低电平。 通常，当库启用116处于逻辑低电平时，BUS_B SELECT 506处于逻辑低电平。应了 解，存储器阵列702可包含多个三态装置，例如图2及5中的三态装置220及224。 晶体管710将输出总线130的电压电平上拉到VDD。通常，当OUTB库启用116处 于逻辑低电平时，特定库内的所有组(702、 704及706)表现相同。因此，在三态装 置(例如三态装置224)与输出总线130上的晶体管710之间不存在冲突。第二总线 选择506处于逻辑低迫使三态装置224无效，从而允许晶体管710控制输出总线130 的电压电平。
在特定实施例中，逻辑高电平可以是用于存储器库700的每一输出总线的默认电压电平。当选择存储器库700及其相关联存储器阵列(组O)来驱动数据总线OUTB 130 时(例如，0UTB库启用输入116处于逻辑高电平)，去激活晶体管710且库启用输 入701处于逻辑高电平。"与"门708可对库启用输入701及组启用输入204执行逻 辑"与"操作以确定到感测放大器212的感测启用输入308。当感测启用输入308激 活感测放大器212时，感测放大器212提供第一输出(SA—OUT) 218及第二输出 (SAJDUTB) 222，可根据总线选择输入506将这两个输出选择性地驱动到输出总线 (OUTB) 130上。第一输出(SA—OUT) 218及第二输出(SA—OUTB) 222中的一 者处于逻辑高电压电平，而另一输出处于逻辑低电压电平。
通常，感测放大器212可用在(例如)具有双读取的两线程64位存储器存取中。 存储器装置(例如高速缓冲存储器)可寻址单个存储器库(例如存储器库700)以减 少存取冲突。
在特定说明性非限制实施例中，库启用输入701、组启用输入204及第二总线选 择输入(SET0BUS—B SELECT) 506可自(例如)来自逻辑装置或控制器(未显示) 的控制信号的经解码部分进行确定。在特定说明性实施例中，当去激活OUTB库启用 116时，总线选择输入(SETO BUS—B SELECT) 506处于逻辑低电平，从而保持三态 装置(驱动器)224无效。类似地，当去激活OUTA库启用114时，对应总线选择输 入(SETO BUS—A SELECT)(未显示)处于逻辑低电平，从而保持相关联三态装置 (驱动器)220 (图2中所示)无效。通常，当需要输出总线(OUTA或OUTB) 128 及130中的一者时激活感测放大器212，且否则去激活感测放大器212。
图8是存储器库800的另一特定说明性实施例的方框图，所述存储器库800包含 多个存储器阵列(组0、组l、...、组N-1) 802、 804及806。存储器库800可包含自 动测试模式产生(ATPG)及库启用输入808，测试结构810、 ATPG输入812及可扫 描触发器装置814。在特定实施例中，ATPG及库启用输入808可自经反相的ATPG 启用812且自库启用输入701 (图7中所示)产生。通常，测试结构810耦合到输出 总线(OUTB) 130。测试结构810包含第一晶体管816及第二晶体管818。第一晶体 管816包含耦合到输出总线(OUTB) 130的第一端子、耦合到ATPG启用输入812 的第一控制端子及第二端子。第二晶体管818包含耦合到第二端子的第三端子、耦合 到库启用输入(OUTB库启用)116的第二控制端子及耦合到电压供应端子(VSS) 的第四端子。
通常，可向"与"门708提供经反相的ATPG启用及库启用输入808。然而，存 储器阵列(组0) 802的感测放大器212仅在启用输入808及组启用输入204两者时 被激活。因此，三态装置224在测试期间保持无效，从而允许输出总线(OUTB) 130 在没有来自三态装置224的干涉的情况下被测试。通常，库内的数个组的其它三态装 置在测试期间也可保持无效(例如，所有感测放大器控制输入均为无效，保持感测放 大器(例如感测放大器212)的感测放大器输出(例如，SA—OUT 218及SA_OUTB 222) 处于逻辑低电平，从而迫使相关联三态装置(例如三态装置224)为无效)。通常，在正常操作期间，存储器库800可如上文相关于图6所述那样操作。因为 ATPG启用输入812被保持在逻辑低电平，所以测试结构810为无效，从而去激活晶 体管816，此向输出总线(OUTB) 130呈现高阻抗。在测试操作模式期间，ATPG启 用输入812可处于逻辑高电压电平，从而激活晶体管816。 0UTB库启用输入116可 被激活，从而去激活晶体管710。可通过可扫描触发器814向OUTB库启用116施加 数据以在去激活存储器组(组0、组l、...、组(N-l) ) 802、 804及806的情况下向 输出总线(OUTB) 130提供测试数据。通常，测试结构810允许存储器库802的存 储器输出总线(OUTB) 130在不必激活存储器库组(例如802、 804及806)的情况 下被测试。额外地，测试结构810允许设计者将自动测试模式产生数据放置在输出总 线(OUTB) 130上。测试结构810允许测试插入而不在正常操作中引入延迟。例如， 在正常操作期间，将ATPG启用输入812保持在逻辑低电平，从而去激活晶体管816， 此向输出总线(OUTB) 130呈现高阻抗。在测试操作模式中，晶体管816经激活以 经由晶体管818将来自信号OUTB库启用116的ATPG数据从可扫描触发器814放 置在输出总线(OUTB) 130上。
通常，通过提供用于在存储器库的输出总线130无效时上拉输出总线(OUTB) 130的电压电平的晶体管710，可通过对所有输出执行逻辑"与"操作来选择有效存 储器库的输出总线。由于所有输出总线均保持在逻辑高电压电平，除了有效输出总线 外，因此可使用"与"门在存储器库的输出总线之间进行选择(例如图1中的128、 132及136)且所述"与"门的输出将反映来自有效库的输出总线的数据。
图9是一种用于使用感测放大器(例如图3的感测放大器)选择性地驱动存储器 阵列的两个输出总线中的一者的方法的特定说明性实施例的流程图。在800处，在耦 合到第一总线的第一三态装置处接收感测放大器的第一输出及第二输出。在902处， 在耦合到第二总线的第二三态装置处接收感测放大器的第一输出及第二输出。在904 处，响应于接收总线选择输入，选择性地激活第一三态装置或第二三态装置以驱动第 一总线或第二总线。在卯6处，使第一总线及第二总线中的未被选择者保持在逻辑高 电压电平。
在特定实施例中，可利用晶体管(例如，图7及8中的晶体管710)将输出总线 (OUTB) 130保持在逻辑高电平，除非输出总线(OUTB) 130为有效。通过保持无 效输出总线处于逻辑高电平，知晓无效输出总线的电压电平且可在逻辑"与"操作中 (而非经由多路复用器)用来在输出之间进行选择。因此，可减少定时延迟。在特定 实施例中，可通过组启用输入204且通过相关联总线选择输入(例如，第一总线选择 输入504及第二总线选择输入506)激活第一三态装置220及第二三态装置224。
在特定实施例中，所述方法还可包含接收库启用信号、接收存储器阵列启用信号 及从所述库启用信号及所述存储器阵列启用信号而得到感测启用输入以选择性地激 活感测放大器。在特定说明性实施例中，可基于输入(例如图2中的库启用输入116 及组启用输入204)使用逻辑(例如图7中的"与"门708)得到感测启用输入(例如，图3中所示的感测启用(控制)输入30S)。在特定实施例中，组启用输入204 可选择存储器库中的特定存储器阵列，例如图7中所示的存储器库700。在特定实施 例中，可通过对库启用信号701及存储器阵列(组)启用信号204执行逻辑"与"操 作来得到感测启用输入308。在另一特定实施例中，可激活第一三态装置及第二三态 装置(例如三态装置220及224)以执行双读取操作，从而读取来自第一字线(例如 图3中所示的字线302)及来自第二字线(例如，图3中所示的字线304)的数据。
结合本文中所揭示的实施例所描述的各种说明性逻辑区块、配置、模块、电路及 算法步骤可实施为电子硬件、计算机软件或二者之组合。为清晰地说明硬件与软件的 此互换性，上文大致在其功能方面来描述各种说明性组件、区块、配置、模块、电路 及步骤。是否将此功能实施为硬件还是软件取决于特定应用和强加于整体系统上的设 计约束条件。所属领域的技术人员可针对每一特定应用以不同方式实施上述功能，但 是，此实施方案决定不应被解释为导致背离本发明的范围。
上文对所揭示实施例的说明旨在使所属领域的任一技术人员均能够制作或使用 本发明。所属领域的技术人员将易知这些所揭示实施例的各种修改，且可将本文所界 定的普遍原理应用于其它实施例，此并不背离本发明的精神或范围。因此，并非打算 将本发明限定于本文所示的实施例，而应赋予其与由以上权利要求书所界定的原理和 新颖特征相一致的最宽广范围。
权利要求
1、一种方法，其包括在耦合到第一总线的第一三态装置处接收感测放大器的第一感测输出及第二感测输出；在耦合到第二总线的第二三态装置处接收所述感测放大器的所述第一感测输出及所述第二感测输出；及响应于总线选择输入选择性地激活所述第一三态装置及所述第二三态装置中的至少一者以驱动所述第一总线及所述第二总线中的至少一者。
2、 如权利要求1所述的方法，其进一步包括将所述第一总线及所述第二总线中 的未被选择者保持在逻辑高电压电平。
3、 如权利要求1所述的方法，其进一步包括 接收库启用信号； 接收存储器阵列启用信号；及响应于所述库启用信号及所述存储器阵列启用信号而得到感测输入以选择性地 激活所述感测放大器。
4、 如权利要求3所述的方法，其中得到所述感测输入包括对所述库启用信号及 所述存储器阵列启用信号执行逻辑"与"操作。
5、 如权利要求l所述的方法，其进一步包括 激活所述第一三态装置及所述第二三态装置以执行双读取操作。
6、 如权利要求1所述的方法，其进一步包括激活所述第一三态装置及所述第二三态装置以在所述第一总线处执行读取操作 且在所述第二总线处执行读取操作。
7、 一种电路装置，其包括 第一三态装置，其耦合到第一总线； 第二三态装置，其耦合到第二总线；感测放大器，其响应于存储器阵列的第一位线且响应于所述存储器阵列的第二位 线，所述感测放大器包括耦合到所述第一三态装置的第一输出及耦合到所述第二三态 装置的第二输出，所述感测放大器用以选择性地驱动所述第一总线及所述第二总线中的一者。
8、 如权利要求7所述的电路装置，其进一步包括总线选择输入，其耦合到所述感测放大器以选择所述第一总线及所述第二总线中 的一者。
9、 如权利要求7所述的电路装置，其进一步包括用以选择性地激活所述感测放 大器的感测输入。
10、 如权利要求7所述的电路装置，其进一步包括第一总线选择输入，其耦合到所述第一三态装置以选择所述第一总线；及 第二总线选择输入，其耦合到所述第二三态装置以选择所述第二总线。
11、 如权利要求7所述的电路装置，其中所述感测放大器确定与所述第一位线及 所述第二位线的电压电平相关的输出且基于所述经确定的输出选择性地驱动所述第 一总线及所述第二总线中的一者。
12、 一种电路装置，其包括用于在响应于第一总线的第一三态装置处接收感测放大器的第一感测输出的装置；用于在响应于第二总线的第二三态装置处接收所述感测放大器的第二感测输出 的装置；及用于响应于总线选择而选择性地使用所述第一感测输出中的一者驱动所述第一 总线和使用所述第二感测输出驱动所述第二总线的装置。
13、 如权利要求12所述的电路装置，其进一步包括用于将所述第一总线及所述 第二总线中的未被选择者保持在逻辑高电压电平的装置。
14、 如权利要求12所述的电路装置，其进一步包括用于从库启用信号及存储器阵列启用信号中得到感测输入以激活所述用于选择 性驱动的装置的装置。
15、 如权利要求14所述的电路装置，其进一步包括用于对所述库启用信号及所述存储器阵列启用信号执行逻辑"与"操作的装置。
16、 如权利要求12所述的电路装置，其进一步包括用于执行双读取操作的装置。
17、 一种系统，其包括 存储器阵列；输出总线，其响应于所述存储器阵列；及测试结构，其耦合到所述输出总线以在不激活所述存储器阵列的情况下测试所述 输出总线，所述测试结构包括 测试启用输入；第一晶体管，其包含耦合到所述输出总线的第一端子、耦合到所述测试启用 输入的第一控制端子以及第二端子；及第二晶体管，其包含耦合到所述第一晶体管的所述第二端子的第一端子、耦合到存储器库启用输入的控制端子及耦合到电源供应端子的电源端子。
18、 如权利要求17所述的系统，其中可进入所述测试结构以在不激活所述存储 器阵列的情况下向所述输出总线施加测试输入。
19、 如权利要求18所述的系统，其中当所述电路装置处于非测试操作模式中时， 所述测试结构无效。
20、 如权利要求17所述的系统，其中所述存储器阵列包括第一输出总线及第二 输出总线。
21、 如权利要求20所述的系统，其进一步包括 第一三态装置，其耦合到所述第一输出总线；及第二三态装置，其耦合到所述第二输出总线。
22、 如权利要求21所述的系统，其进一步包括感测放大器，其耦合到所述第一三态装置及所述第二三态装置，所述感测放大器 用以选择性地激活所述第一三态装置及所述第二三态装置中的一者。
23、 一种装置，其包括多个存储器总线，所述多个存储器总线中的每一存储器总线均耦合到相应存储器库；数据总线；及逻辑，其用以在不使用多路复用器的情况下选择性地将所述多个存储器总线中的 一被选择者耦合到所述数据总线。
24、 如权利要求23所述的装置，其中所述逻辑包括"与非"门，其包含对应于所述多个存储器总线的多个输入且包含"与非"输出；及反相器，其包含耦合到所述"与非"输出的输入且包含耦合到所述数据总线的输出。
25、 如权利要求23所述的装置，其中所述逻辑包括用以接收对应于所述多个存 储器总线的多个输入的"与"门，所述"与"门用以提供存储器总线输出。
全文摘要
在特定实施例中，揭示一种方法，所述方法包含在耦合到第一总线的第一三态装置处接收感测放大器的第一感测输出及第二感测输出；在耦合到第二总线的第二三态装置处接收所述感测放大器的所述第一感测输出及所述第二感测输出；及响应于总线选择输入选择性地激活所述第一三态装置及所述第二三态装置中的一者以驱动所述第一总线或所述第二总线。
文档编号G11C7/10GK101529520SQ200780038886
公开日2009年9月9日 申请日期2007年10月29日 优先权日2006年10月30日
发明者林任从, 阿贾伊·阿南塔·英格尔 申请人:高通股份有限公司