专利名称：存储器系统及其数据读取方法
技术领域：
本发明涉及一种存储器系统，更具体地讲，涉及一种NAND闪速存储器 系统及其数据读取方法。
背景技术：
在许多计算系统中，软件模块或程序在"原地"被执行。这种技术通常 称为XIP (芯片内执行)，因为移动存储器系统中小的主存储器大小和短的启 动时间，所以通过XIP在闪速存储器中直接执行程序。XIP应用可在没有将 执行代码从闪速存储器传送到RAM的情况下在闪速存储器中被实现。XIP 技术使对RAM的存储需求降低，并使许多应用程序的多执行成为可能。因 为NAND闪速存储器在XIP使能环境下通常不可操作，所以NOR闪速存储 器通常用于XIP应用。XIP功能的NAND闪速存储器以允许其在随机可存取;漠式下操作。发明内容本发明的示例性实施例提供一种能够执行随机存取功能的NAND闪速 存储器系统及其数据读取方法。根据本发明的示例性实施例， 一种存储器系统包括存储器和操作以控 制所述存储器的存储器控制器。所述存储器包括随机可存取存储器，包括 能够随机存取的存储器单元阵列；NAND闪速存储器；和选择电路，在所述 随机可存取存储器和所述NAND闪速存储器之间进行选择。在示例性实施例中，所述存储器被集成在一个芯片中。在示例性实施例中，所述随机可存取存储器以页为单位编入数据，并且在随机存取模式下读取数据。用NAND闪速,存储器单元阵列。在示例性实施例中，所述随机可存取存储器具有构造为包括至少一条字 线的串的存储器单元阵列。在示例性实施例中，所述随机可存取存储器具有配置为包括字线的第一 串结构的存储器单元阵列。在示例性实施例中，在编入数据时所述随机可存取存储器使用所述 NAND闪速存储器的页緩沖器电路。在示例性实施例中，所述随机可存取存储器还包括用于随机存取和读取 数据的灵敏放大器电路。在示例性实施例中，所述NAND闪速存储器包括具有第二串结构的32 条字线的存储器单元阵列。在示例性实施例中，所述随机可存取存储器的第 一 串连接到第 一位线，所述NAND闪速存储器的第二串连接到第二位线。所述选择电路连接第一位 线和第二位线。在示例性实施例中，在将数据编入所述随机可存取存储器时，所述选择 电路连接第一位线和第二位线。在示例性实施例中，在从所述随机可存取存储器读取数据时，所述选择 电路通过将第一位线和第二位线断开来进行随机存储模式。在示例性实施例中，所述选择电路使用高压晶体管以连接第一位线和第 二位线。在示例性实施例中，所述随机可存取存储器和所述NAND闪速存储器共 享数据线。在示例性实施例中，所述选择电路包括数据线选择电路，所述数据线选 择电路用于将数据线与所述随机可存取存储器连接或与所述NAND闪速存储 器连接。根据本发明的示例性实施例， 一种存储器系统包括存储器和操作以控制 所述存储器的存储器控制器。所述存储器包括随机可存取存储器，包括能 够随机存取的存储器单元阵列；和NAND闪速存储器。所述随机可存取存储 器使用所述NAND闪速存储器来按页编入数据。在示例性实施例中，所述随机可存取存储器具有配置为包括字线的第一 串结构的存储器单元阵列。在示例性实施例中，所述NAND闪速存储器包括具有第二串结构的32 条字线的存储器单元阵列。在示例性实施例中，所述随机可存取存储器的第一串和所述NAND闪速 存储器的第二串连接到相同的位线。在示例性实施例中，所述随机可存取存储器和所述NAND闪速存储器共 享用于激活位线的Y解码器。在示例性实施例中，所述随机可存取存储器与位于所述Y解码器之下的 灵敏放大器电路关联。在示例性实施例中，所述存储器系统是嵌入式存储器系统。在示例性实施例中，所述存储器集成在一个芯片中。在示例性实施例中，所述存储器系统是智能卡。本发明的示例性实施例还提供一种NAND闪速存储器，包括第一存储 器单元阵列，具有能够进行随机存取模式的第一串结构；第二存储器单元阵 列，具有能够随机存取的第二串结构；和块选择电路，操作以从第一存储器 单元阵列和第二存储器单元阵列中选择存储器区域。在示例性实施例中，当将以随机存取来读取存储的数据时，所述块选择 电路选择所述第一存储器单元阵列作为存储器区域。在示例性实施例中，所述第一串结构包括一条字线。在示例性实施例中，所述第一串连接到第一位线，所述第二串连接到第 二位线。所述块选择电路连接第一位线和第二位线。在示例性实施例中，所述NAND闪速存储器还包括灵敏放大器电路， 检测第一位线的数据，例如，随机存取存储在所述第一存储器单元阵列中的 数据。在示例性实施例中，按页将数据编入所述第 一存储器单元阵列。在示例性实施例中，所述第一存储器单元阵列与所述第二存储器单元阵 列共享页緩冲器电路，并按页编入数据。在示例性实施例中，在将数据编入存储器单元阵列时，所述块选择电路 将第 一位线连接到第二位线。在示例性实施例中，所述第一存储器单元阵列和所述第二存储器单元阵列共享数据线。在示例性实施例中，所述块选择电路包括数据线选4奪电路，所述数据线 选择电路用于将数据线与所述第一存储器单元阵列连接或与所述第二存储器 单元阵列连接。本发明的示例性实施例还提供一种用于读取随机可存取NAND闪速存 储器系统中的数据的方法。所述方法包括以单页为单位编入数据；检查将 被读取的数据是否是代码数据；和当将被读取的数据是代码数据时，以随机 存取来读取数据。在示例性实施例中，所述代码数据执行XIP功能。通过参照说明书的其余部分以及附图，可实现对本发明的本质的进一步理解。
将参照以下附图对本发明的非限制性和非彻底的示例性实施例进行描 述，其中，在全部附图中，相同的标号可表示相同的部件。在附图中 图1显示了根据本发明示例性实施例的存储器系统； 图2示出了根据本发明示例性实施例的图1中显示的存储器； 图3示出了根据本发明示例性实施例的图1中显示的存储器； 图4显示了根据本发明示例性实施例的存储器系统； 图5示出了根据本发明示例性实施例的图4中显示的存储器；和 图6示出了根据本发明示例性实施例的读取存储器系统中的数据的过程。
具体实施方式
以下将通过参照附图更详细地描述本发明的示例性实施例。然而，本发 明可以以许多不同的形式被实现，并且不应该被解释为限于在这里阐述的示 例性实施例。在全部附图中，相同的标号可表示相同的部件。图1显示了根据本发明示例性实施例的存储器系统10。参照图1，存储 器系统10包括存储器控制器100和存储器200。存储器控制器100的中央处 理单元(CPU ) 120运行以对存储器200进行总体控制。存储器200包括随机 可存取存储器220、 NAND闪速存储器240和选4奪电路260。 CPU 120独立地控制存储器200的随机可存取存储器220和NAND闪速存储器240。选择电 路260按照CPU 120的命令将存储器控制器连接到随机可存取存储器220或 NAND闪速存储器240在存储器200中，随机可存取存储器220和NAND闪速存储器240集成 在一个芯片中。随机可存取存储器220包括在随机存取模式下可操作的存储 器单元阵列。这里，存储器单元阵列包括非易失性存储器单元。例如，随机 可存取存储器220可以由并行闪速存储器来实现。在位线和地线之间使用并 行排列的存储器单元构造该并行闪速存储器。并行闪速存储器能够不管存储 器单元的排列从地址读取数据或将数据写入地址。存储器单元可以以单字节 为单位来存取。存在几种并行闪速存储器，例如，电可擦写可编程只读存储 器(EEPROM )、 NOR闪速存储器、分裂位线NOR ( DINOR)闪速存储器等。 随机可存取存储器220可使用NAND闪速存储器的部分存储器单元阵列。将 结合图2、图3和图5来对此进行详细描述。根据本发明示例性实施例的存储器系统10与包括在存储器200中的选择 电路260关联。选择电路260分别控制随机可存取存储器220和NAND闪速 存储器240。该存储器系统IO能够辅助XIP功能。因此，在闪速存储器中直 接(例如，原地)执行程序。XIP功能可减小执行应用程序所需的RAM的量， 并且许多应用程序可同时被执行。可以在移动系统中采用配置有XIP功能的 存储器系统10。图2、图3和图5示出了部分地采用用于随机可存取存储器的NAND闪 速存储器的存储器单元阵列的示例性实施例。为了便于描述，图2、图3和 图5显示了将NAND闪速存储器的单条字线用于随机可存取存储器的结构。 尽管示例性实施例显示了用于随机可存取存储器的结构的单条字线，但是本 发明不需要这样限制。例如，两条或更多条字线可被用于随机可存取存储器。图2示出了图1中显示的存储器200的示例性实施例。参照图2，存储 器200包括随机可存取存储器220和NAND闪速存储器240。随机可存取存储器220按页编入数据并在随机存取模式下读取数据。随 机可存取存储器220包括1-字线串存储器单元阵列222、 X解码器224、 Y解 码器226和灵敏放大器电路228。1—字线串存储器单元阵列222包括多条位线BLO到BLn,每条位线具有 串联连接的第一选择晶体管ST、单元晶体管MC和第二选择晶体管GT。第一选择晶体管ST对应于普通NAND闪速存储器单元阵列的串选择晶体管 SST，而第二选择晶体管GT对应于普通NAND闪速存储器单元阵列的地选 择晶体管GST。单元晶体管MC由单条位线形成。通过两条信号选择线SSL0 和GSL0以及字线WL将选择信号和字线电压提供给单元晶体管MC。X解码器224从地址緩沖器(未示出)接收行地址，并通过选择线SSLO 和GSLO以及字线WL将选择信号和字线电压提供给l-字线串存储器单元阵 列222。Y解码器226从地址缓沖器接收列地址并激活相应的位线BL。灵敏放大器电路228检测连接到1-字线串存储器单元阵列222的激活的 位线的存储器单元的数据。NAND闪速存储器240包括32-字线串存储单元阵列242、X解码器244、 Y解码器246和页緩冲器电路248。32-字线串存储单元阵列242经由选择电路260连接到随机可存取存储器 220的l-字线串存储器单元阵列222。如图2所示，l-字线串223经由块选择 晶体管BSTO连接到32-字线串243。X解码器244响应于从地址緩冲区(未示出)输入的行地址选择字线， 并将字线电压提供给选择的字线。Y解码器246从地址緩冲器接收列地址并激活与其相应的位线。页缓冲器电路248通过位线BL0到BLn连接到32-字线串存储器单元阵 列242。页緩沖器电路248存储从緩沖存储器(未示出)载入的数据。与一 页的容量相应的数据被载入到页緩沖器电路248。在一个选择的页中一次编 入载入的数据。此外，页緩冲器电路248从选择的页读取数据，并临时将读 取的数据存储在其内。响应于读取使能信号(未示出)将存储在页緩冲器电 路248中的数据传送到緩沖存储器。同时，页緩冲器电路248通过位线BLO到BLn由1-字线串存储器单元 阵列222和32-字线串存储器单元阵列242共享。通过页緩沖器电路248 —次 一页地将数据编入1-字线串存储器单元阵列222。存储器220，还是用作用于存储普通数据的NAND闪速存储器240。参照图2, 选择电路260包括多个块选择晶体管BSTO到BSTn。所述多个块选择晶体管块选择晶体管BST0到BSTn响应于块选择信号BSS将1-字线串存储器单元 阵列222连接到32-字线串存储器单元阵列242,或者将1-字线串存储器单元 阵列222和32-字线串存储器单元阵列242断开。从存储器控制器100的CPU 120提供块选择信号BSS。例如，在将数据编入1-字线串存储器单元阵列222时，块选择晶体管 BSTO到BSTn导通。通过页緩冲器电路248对1-字线串存储器单元阵列222 编程。在从1-字线串存储器单元阵列222读取数据时，块选择晶体管BSTO 到BSTn截止。灵敏放大器电路228从1-字线串存储器单元阵列222读取数 据。因此，随机可存取存储器220能够随机存取1-字线串存储器单元阵列222。所述多个块选择晶体管BSTO到BSTn与高压晶体管关联。这些高压晶 体管有助于防止l-字线串存储器单元阵列222在擦除32-字线串存储器单元阵 列242时被无意地〗察除。根据本示例性实施例，从CPU120提供块选冲奪信号BSS，但是本发明不 限于此。选择电路260还可包括用于提供块选择信号BSS的块选择信号发生 器(未示出)。块选择信号发生器分析传送到存储器控制器100的地址和数据， 并在确定哪个存储器与相应的地址和数据相关之后产生块选择信号BSS。例 如，如果存储器控制器100需要编程代码数据以操作NAND闪速存储器240, 则块选择信号发生器输出逻辑高电平的块选择信号BSS,并编入与1-字线串 存储器单元阵列222相应的代码数据。尽管根据本发明示例性实施例的NAND闪速存储器240包括32-字线串 243，但本发明不限于此。在根据本发明示例性实施例的存储器200中，将被随机存取的数据被存 储在随机可存取存储器220的1-字线串存储器单元阵列222中，普通数据被 存储在NAND闪速存储器240的32-字线串存储器单元阵列242中。随机可 存取存储器220和NAND闪速存储器240可由选4奪电路260独立地控制。此 外，根据本发明示例性实施例的存储器200能够在将数据编入NAND闪速存 储器240时从随机可存取存储器220读取数据。在根据本发明示例性实施例的存储器200中，在向其中编入数据的过程 中，随机可存取存储器220使用NAND闪速存储器240的页緩冲器电路248。尽管图2显示了根据示例性实施例的共享公共数据线DL的随机可存取 存储器220和NAND闪速存储器240,但本发明不限于此。图3示出了根据另一示例性实施例的图1所示的存储器300。参照图3，随机可存取存储器 320和NAND闪速存储器340被交替地连接到数据线DL。随机可存取存储器320和NAND闪速存储器340与图2中显示的相应的 部件220和240相似。选择电路360包括块选择单元362和数据线选4奪电路364。块选择单元 362响应于块选择信号BSS而操作，以将1-字线串存储器单元阵列322和32-字线串存储器单元阵列342电连接，或将1-字线串存储器单元阵列322和32-字线串存储器单元阵列342电断开。数据线选择电路364响应于数据线选择 信号DSS而操作，以将数据线DL与随机可存取存储器320连接或将数据线 DL与NAND闪速存储器340连接。从存储器控制器100提供数据线选择信 号DSS。图1的存储器系统10包括存储器200中的选^^电路260，但本发明不限 于该示例性实施例。图4显示了根据本发明示例性实施例的存储器系统20。 存储器系统20的存储器400可没有如图1所示的选择电路260。存储器400 包括随机可存取存储器420和NAND闪速存储器440。在向随机可存取存储 器420写入数据或从随机可存取存储器420读取数据时，随机可存取存储器 420利用NAND闪速存储器440的几个电路单元。存储器系统20还可包括具 有如上参照图1解释的CPU 120的存储器控制器100。图5示出了图4中显示的存储器400的实施例。参照图5,存储器400 包括随机可存取存储器420和NAND闪速存储器440。随机可存取存储器420包括1-字线串存储器单元阵列422、X解码器424 和随机存取灵敏放大器电路428。随机可存取存储器420与NAND闪速存储 器440 —起共享Y解码器446。随机存取灵敏放大器电路428可置于Y解码 器446之下。图6示出了根据本发明示例性实施例的读取存储器系统中的数据的过 程。参照图6，存储器系统以单页为单位编入数据。存储器系统根据数据的 种类或者以单页为单位在随机存取模式下读取数据。为了便于解释，以下描 述结合图1和图6的编入数据和读取数据的方法。首先，在步骤S110中，数据被编入存储器200。在该步骤期间，所有的 数据以单页为单位被编入。以单页为单位对随机可存取存储器220和NAND 闪速存储器240进行编程。例如，代码数据以单页为单位被编入随机可存取存储器220。提供代码数据以控制NAND闪速存储器240。接下来，在步骤S120中，在读取数据之前，确定存储在存储器200中的将被读取的数据是否是代码数据。如果存储在存储器200中的将被读取的数据是代码数据，则存储器控制器100产生用于使选择电路260选择随机可存取存储器220的信号，并传送该信号。在步骤S130中，选择电路260响应于从存储器控制器IOO传送的信号而操作，以选择随机可存取存储器220。存储器控制器100在随机存取模式下从随机可存取存储器220读取代码数据。如果将被读取的数据不是代码数据而是普通数据，则在步骤S140中，存储器控制器100以单页为单位从NAND闪速存储器240读取数据。根据本发明示例性实施例的存储器系统可应用于嵌入式存储器系统。 如上所述，通过以单页为单位编入数据并包括能够在随机存取模式下读取数据的随机可存取存储器，即使使用NAND闪速存储器，根据本发明示例性实施例的存储器系统及数据读取方法也能够实现XIP应用。尽管已经详细地描述了本发明的示例性实施例，^旦是应该理解，在不脱离本发明的范围的情况下，可进行各种改变、替换和变动。
权利要求
1、一种存储器系统，包括存储器；和存储器控制器，操作以控制所述存储器，其中，所述存储器包括随机可存取存储器，包括能够随机存取的存储器单元阵列；NAND闪速存储器；和选择电路，选择将由存储器控制器控制的随机可存取存储器或NAND闪速存储器。
2、 如权利要求1所述的存储器系统，其中，所述存储器集成在一个芯片中。
3、 如权利要求1所述的存储器系统，其中，所述随机可存取存储器以单 页为单位编入数据并通过随机存取来读取数据。
4、 如权利要求1所述的存储器系统，其中，所述随机可存取存储器的存 储器单元阵列使用NAND闪速存储器单元阵列。
5、 如权利要求4所述的存储器系统，其中，所述随机可存取存储器的存 储器单元阵列构造为包括字线的串。
6、 如权利要求4所述的存储器系统，其中，所述随机可存取存储器的存 储器单元阵列被配置为包括字线的第 一 串结构。
7、 如权利要求6所述的存储器系统，其中，在编入数据时所述随机可存 取存储器使用所述NAND闪速存储器的页緩冲器电路。
8、 如权利要求7所述的存储器系统，其中，所述随机可存取存储器还包 括用于随机存取和读取数据的灵敏放大器电路。
9、 如权利要求8所述的存储器系统，其中，所述NAND闪速存储器包 括具有第二串结构的32条字线的存储器单元阵列。
10、 如权利要求9所述的存储器系统，其中，所述随机可存取存储器的 第 一 串连接到第 一位线，所述NAND闪速存储器的第二串连接到第二位线，其中，所述选择电路连接第一位线和第二位线。
11、 如权利要求IO所述的存储器系统，其中，在将数据编入所述随机可 存取存储器时，所述选择电路连接第一位线和第二位线。
12、 如权利要求IO所述的存储器系统，其中，在从所述随机可存取存储器读取数据时，所述选择电路将第一位线和第二位线断开。
13、 如权利要求IO所述的存储器系统，其中，所述选择电路使用高压晶 体管以连接第 一位线和第二位线。
14、 如权利要求4所述的存储器系统，其中，所述随机可存取存储器和 所述NAND闪速存储器共享数据线。
15、 如权利要求4所述的存储器系统，其中，所述选择电路包括数据线 选择电路，所述数据线选择电路用于将数据线与所述随机可存取存储器连接 或与所述NAND闪速存储器连接。
16、 一种存储器系统，包括 存储器；和存储器控制器，操作以控制所述存储器， 其中，所述存储器包括随机可存取存储器，包括能够随机存取的存储器单元阵列；和NAND闪速存储器，为单位编入数据。
17、 如权利要求16所述的存储器系统，其中，所述随机可存取存储器的 存储器单元阵列被配置为包括字线的第 一 串结构。
18、 如权利要求17所述的存储器系统，其中，所述NAND闪速存储器 包括具有第二串结构的32条字线的存储器单元阵列。
19、 如权利要求18所述的存储器系统，其中，所述随机可存取存储器的 第一串和所述NAND闪速存储器的第二串连接到相同的位线。
20、 如权利要求19所述的存储器系统，其中，所述随机可存取存储器和 所述NAND闪速存储器共享用于激活位线的Y解码器。
21、 如权利要求20所述的存储器系统，其中，所述随机可存取存储器与 位于所述Y解码器之下的灵敏放大器电路关联。
22、 如权利要求1所述的存储器系统，其中，所述存储器系统是嵌入式 存储器系统。
23、 如权利要求1所述的存储器系统，其中，所述存储器集成在一个芯片中。
24、 如权利要求1所述的存储器系统，其中，所述存储器系统是智能卡。
25、 一种NAND闪速存储器，包括第 一存储器单元阵列，具有能够随机存取的第一 串结构； 第二存储器单元阵列，具有能够随机存取的第二串结构；和块选择电路，操作以从第一存储器单元阵列和第二存储器单元阵列中选 择存储器区域。
26、 如权利要求25所述的NAND闪速存储器，其中，当将通过随机存 取来读取存储的数据时，所述块选择电路选择所述第一存储器单元阵列作为 存储器区域。
27、 如权利要求26所述的NAND闪速存储器，其中，所述第一串结构 包括一条字线。
28、 如权利要求27所述的NAND闪速存储器，其中，所述第一串连接 到第一位线，所述第二串连接到第二位线，其中，所述块选择电路连接第一位线和第二位线。
29、 如权利要求28所述的NAND闪速存储器，还包括灵敏放大器电 路，检测第一位线的数据以随机地存取存储在所述第一存储器单元阵列中的数据。
30、 如权利要求25所述的NAND闪速存储器，其中，以单页为单位将 数据编入所述第 一存储器单元阵列。
31、 如权利要求30所述的NAND闪速存储器，其中，所述第一存储器 单元阵列与所述第二存储器单元阵列共享页緩冲器电路，来以单页为单位编 入数据。
32、 如权利要求31所述的NAND闪速存储器，其中，在将数据编入存 储器单元阵列时，所述块选择电路将第一位线连接到第二位线。
33、 如权利要求25所述的NAND闪速存储器，其中，所述第一存储器 单元阵列和所述第二存储器单元阵列共享数据线。
34、 如权利要求25所述的NAND闪速存储器，其中，所述块选择电路 包括数据线选择电路，所述数据线选择电路用于将数据线与所述第一存储器 单元阵列连接或与所述第二存储器单元阵列连接。
35、 一种用于读取随机可存取NAND闪速存储器系统中的数据的方法， 包括以单页为单位编入数据；检查将被读取的数据是否是代码数据；和当将被读取的数据是代码数据时，通过随机存取来读取数据。
36、如权利要求35所述的方法，其中，所述代码数据执行XIP功能。
全文摘要
提供了一种存储器系统及其数据读取方法。一种存储器系统包括存储器和操作以控制所述存储器的存储器控制器。所述存储器包括可以以随机存取模式操作的存储器单元阵列；NAND闪速存储器；和选择电路，使所述存储器控制器操作所述随机可存取存储器或所述NAND闪速存储器。
文档编号G11C7/10GK101246736SQ20081000990
公开日2008年8月20日 申请日期2008年2月13日 优先权日2007年2月13日
发明者李承源, 李炳勋, 金善券, 金起弘 申请人:三星电子株式会社