专利名称：输入/输出线读出放大器和使用其的半导体存储设备的制作方法
输入/输出钱读出放大器和使用其的半导体存储设备技术领域本公开涉及半导体存储设备，更具体地，涉及被配置为通过降低工作电流来增加半导体存储设备的电源效率的输入/输出线读出(sense)放大器。
技术背景数据输入/输出(I/O)线用于半导体存储设备中的数据传输。存储单元 区域(或中心区域)中的位线读出放大器(BLSA)的输出信号通过本地1/0 线(LIO)被传输到全局1/0线(GIO)。 一般来说，全局1/0线全局地布置 于多个存储体(bank)之上，并在数据I/O焊盘(pad)和存储单元区域之间 传输数据。在全局I/O线和本地I/O线之间进行数据传输需要电路。在动态随机存 取存储器(DRAM)的情况下，1/0线读出放大器(IOSA)用于读操作中， 以放大本地i/o上携带的数据，并将放大的数据传送给全局1/0线，而写驱 动器(WRDV)用于写搡作中，以放大全局1/0线上携带的数据，并将放大 的数据传送给本地I/O线。传统的1/0线读出放大器可以被分为一级放大型和两级放大型。首先， 一级放大型I/O线读出放大器具有简单的电路结构，其有助于降低电流消耗。 但是，由于输入信号的偏移特性退化，因此本地I/O线(LIO和LIOB)上 携带的数据间的电势差必须足够高，以充分放大该数据并将放大的数据传输给全局i/o线。为此，必需将用于驱动i/o线读出放大器的选通信号的使能周期延迟预定时间，但是这样的话，列地址存取时间(tAA)不期望地增加 了。两级放大型I/O线读出放大器将本地I/O线(LIO和LIOB )的数据通过 两级放大。该两级的放大操作由单独的选通信号顺序驱动，从而改善了输入 信号的偏移特性。因而，即使本地I/O线(LIO和LIOB)的数据间的电势 差很小，数据也能够被充分放大然后传输给全局I/O线。发明内容本公开描述了对输入/输出(I/O)线读出放大器的结构的各种改进。在 一个实施例中， 一种输入/输出(I/O)线读出放大器包括緩沖器单元，由 第一电平电压驱动，以緩沖选通信号；读出放大器，由第二电平电压驱动， 以响应于该緩沖器单元的输出信号放大I/0线的信号；以及预充电单元，由 该第一电平电压驱动，以响应于该緩冲器单元的输出信号，对该读出放大器 的输出信号进行预充电。该读出放大器可以产生第一放大信号和第二放大信号，并且可以将该第 一放大信号和第二放大信号分别输出到第 一输出线和第二输出线。该预充电单元可以均衡该第 一和第二输出线的电压。该预充电单元可以包括均衡器，其连接在该第一和第二输出线之间，以 响应于该缓冲器单元的输出信号将该第一和第二输出线短路。该均衡器可以是金属氧化物半导体(MOS)晶体管。该緩冲器单元可以包括逻辑元件，被配置为对该使能的选通信号和控 制信号执行逻辑操作，以驱动该读出放大器；以及緩沖器，由该第一电平电 压驱动，以緩冲该逻辑元件的输出信号。该第 一 电平电压可以是提供给单元中心区域的中心电压。该第二电平电压可以是提供给外围区域的外围电压或电源电压。在另一个实施例中， 一种输入/输出(I/O)线读出放大器包括緩冲器 单元，由第一电平电压驱动，以缓冲第一选通信号；第一读出放大器，由第 一电平电压驱动，以响应于该緩冲器单元的输出信号放大第一 I/O线的信号； 预充电单元，由该第一电平电压驱动，以响应于该緩沖器单元的输出信号， 对该第一读出放大器的输出信号进行预充电；以及第二读出放大器，由第二 电平电压驱动，以响应于第二选通信号放大该第一读出放大器的输出信号， 从而产生用于驱动第二 I/O线的驱动信。该第一读出放大器可以包括差分放大器，其被配置为通过具有低阈值电 压的金属氧化物半导体(MOS)晶体管来形成电流镜。该第一 I/O线可以是本地I/O线，该第二 I/O线可以是全局I/O线。在又一个实施例中， 一种半导体存储设备包括存储单元阵列，包括位 线读出放大器；以及输入/输出(1/0)线读出放大器，包括缓沖器单元、第 一读出放大器、预充电单元以及第二读出放大器。该緩沖器单元由第一电平电压驱动以緩沖第一选通信号。该第一读出放大器由第二电平电压驱动，以 响应于该緩沖器单元的输出信号，放大传输到第一 I/O线的该位线读出放大 器的信号。该预充电单元由该第一电平电压驱动，以响应于该緩冲器单元的 输出信号，对该第一读出放大器的输出信号进行预充电。该第二读出放大器 由该第二电平电压驱动，以响应于第二选通信号放大该第一读出放大器的输出信号，从而产生用于驱动第二i/o线的驱动信号。此外，该半导体存储设备包括写驱动器，被配置为将输入到数据焊盘并通过该第二 I/O线传输的信 号放大，并将该信号传输到第一 I/O线。
图1示出了根据本公开的一个示范性实施例的I/O线读出放大器的框图；图2示出了图1的1/0线读出放大器的电路图；图3示出了根据本^Hf的另一示范性实施例的I/0线读出放大器的框图；图4示出了图3的1/0线读出放大器的电路图；图5示出了传统I/O线读出放大器的工作电流与图1和图3的I/O线读 出^L大器的工作电流的对照表；以及图6示出了根据本^^开的一个示范性实施例的采用图1或3的I/O线读 出放大器的半导体存储设备的框图。
具体实施方式
下面将参照附图详细描述根据本发明的各个实施例和示例的I/O线读出 放大器和使用该I/O线读出放大器的半导体存储设备。图1示出了根据本7>开的一个示范性实施例的I/O线读出放大器的框 图，图2示出了图1的I/0线读出放大器的电路图。 参照图1，根据一个示范性实施例的1/0线读出放大器包括緩沖器单元 10、第一I/0线读出放大器12、预充电单元14、第二 I/O线读出放大器16 以及驱动器18。緩冲器单元10緩冲第一选通信号IOSTBP1。第一I/0线读 出放大器12响应于緩沖器单元10的输出信号，放大本地I/O线LIO和LIOB 的信号。预充电单元14响应于緩沖器单元10的输出信号，均衡第一放大信号和其反相信号DO和DOB的输出线。第二 I/O线读出》欠大器16响应于第 二选通信号IOSASTBP2,放大第一放大信号和其反相信号DO和D0B，以 产生驱动信号DID和D1D0。驱动器18响应于该驱动j言号DID和DIDO来 驱动全局I/O线GIO一S和GIO_D的信号。这里，緩冲器单元10和预充电单 元14由中心电压VCORE来驱动，而第一 I/O线读出》文大器12、第二 I/O 线读出放大器16以及驱动器18由外围电压VPERI或电源电压VDD来驱动。下面将参照图2来更详细描述根据一个示范性实施例的I/O线读出放大 器的电路结构。緩冲器单元20包括NAND门ND202和第一緩沖器单元200。 NAND门ND202被配置为对第一选通信号IOSTBP1和控制信号LAY9执行 NAND操作。第一缓冲器单元200由中心电压VCORE来驱动，以反转并緩 冲NAND门ND202的输出信号。第一选通信号IOSTBP1和控制信号LAY9 是被使能到"高"电平以驱动第一I/0线读出放大器22的信号。第一 I/O线读出放大器22包括p型金属氧化物半导体(PMOS )晶体管 P201-P202和P204-P206、 n型金属氧化物半导体(NMOS)晶体管N201、 N202、 N204和N206，以及NMOS晶体管N208、 N210、 N212和N214。 PMOS 晶体管P201-P202和P204-P206由外围电压VPERI来驱动，以形成电流镜。 NMOS晶体管N201、 N202、 N204和N206 4皮配置为4矣收本地I/O线LIO和 LIOB的信号以用于差分》文大。NMOS晶体管N208、 N210、 N212和N214 被配置为接收緩沖器单元20的输出信号以使能差分放大。预充电单元24包括第二緩冲器240和传输门242。第二緩冲器240由 中心电压VCORE驱动，以反转并緩沖緩冲器单元20的输出信号。传输门 242包括PMOS晶体管P208和NMOS晶体管N215，被配置为响应于緩冲 器单元20的输出信号和其反相信号，将第一放大信号和其反相信号DO和 DOB的输出线短路。第二 I/O线读出放大器26被配置作为交叉耦合的放大器，差分放大第 一放大信号和其反相信号DO和DOB,以产生第二;^文大信号和其反相信号 Dl和D1B。该第二 I/O线读出放大器26包括反相器IV208、IV210和IN212, 它们被配置为緩沖该第二放大信号和其反相信号Dl和D1B，以产生驱动信 号D1D和D1D0。驱动器28包括NAND门ND204、 NAND门ND206、 NOR门NR200、 NOR门NR202、 PMOS晶体管P224、 NMOS晶体管N226、 PMOS晶体管P226以及NMOS晶体管N228。 NAND门ND204被配置为对驱动信号DID 和控制信号SOR—D执行NAND操作，以产生第 一上拉(pull up )信号PU1 。 NAND门ND206被配置为对驱动信号DID和控制信号DOR执行NAND搡 作，以产生第二上拉信号PU2。 NOR门NR200被配置为对驱动信号DIDO 和控制信号DOR执行NOR操作，以产生第一下拉(pulldown)信号PDl。 NOR门NR202被配置为对驱动信号DIDO和控制信号SOR一D执行NOR操 作，以产生第二下拉信号PD2。 PMOS晶体管P224被配置为响应于第一上 拉信号PU1上拉全局I/O线GIO—S。 NMOS晶体管N226净皮配置为响应于第 一下拉信号PD1下拉全局I/O线GIO—S。 PMOS晶体管P226被配置为响应 于第二上拉信号PU2上拉全局I/O线GIO—D。 NMOS晶体管N228被配置为 响应于第二下拉信号PD2下拉全局I/O线GIO一D。如上所述，在根据图2的示范性实施例的1/0线读出放大器中，第一緩 沖器200和第二緩沖器240都由中心电压VCORE来驱动。因而，降低了提 供给NMOS晶体管N208、 N210、 N212和N214的电压，/人而降低了工作电 流。与提供外围电压VPERI或电源电压VDD的情况相比，第一I/0线读出 放大器22的工作电流可以降低大约60% 。根据图2的示范性实施例的I/O线读出放大器包括传输门242，其被配 置为响应于緩沖器单元20的输出信号和其反相信号，将第一放大信号和其 反相信号DO和DOB的输出线短路，从而阻止从第一 I/O线读出放大器22 到预充电单元24形成泄漏电流路径。这将在下面更详细地描述。第一 I/O 线读出放大器22由外围电压VPERI驱动，预充电单元24由中心电压VCORE 来驱动。由于第一I/0线读出放大器22和预充电单元24由不同种类的电压 驱动，因此从第一 I/O线读出放大器22到预充电单元24会形成泄漏电流路 径。因此，根据图2的示范性实施例的I/O线读出放大器包括传输门242， 以避免第一 I/O线读出放大器22和预充电单元24之间的电流路径的形成。图3示出了根据本^Hf的另一示范性实施例的I/O线读出放大器的框 图，图4示出了图3的I/0线读出放大器的电路图。参照图3,根据本^^开的另一示范性实施例的I/O线读出放大器包括緩 冲器单元30、第一1/0线读出放大器32、预充电单元34、第二I/0线读出 放大器36以及驱动器38。緩沖器单元30緩冲第一选通信号IOSTBPl。第 一 I/O线读出放大器32响应于緩冲器单元30的输出信号，放大本地I/O线UO和LIOB的信号。预充电单元34响应于緩沖器单元30的输出信号，利 用中心电压VCORE对第 一放大信号和其反相信号DO和DOB的输出线进行 预充电。第二I/0线读出放大器36响应于第二选通信号IOSASTBP2，放大 第一放大信号和其反相信号DO和DOB,以产生驱动信号DID和D1D0。马区 动器38响应于该驱动信号DID和DIDO来驱动全局I/O线GIO一S和GIO—D 的信号。緩冲器单元30、第一1/0线读出放大器32和预充电单元34由中心 电压VCORE来驱动，而第二 I/O线读出力丈大器36和驱动器38由外围电压 VPERI来驱动。参照图4，緩沖器单元40包括NAND门ND402和第三缓冲器400。 NAND门ND402被配置为对第一选通信号IOSTBP1和控制信号LAY9执行 NAND操作。第三緩冲器400由中心电压VCORE来驱动，以反转并緩冲 NAND门ND402的输出信号。第一 I/O线读出放大器42包括PMOS晶体管P401-P402和P404-P406、 NMOS晶体管N401 、 N402、 N404和N406，以及NMOS晶体管N408、 N410、 N412和N414。 PMOS晶体管P401-P402和P404-P406由中心电压VCORE 来驱动，以形成电流镜。NMOS晶体管N401、 N402、 N404和N406被配置 为接收本地I/O线LIO和LIOB的信号以用于差分放大。NMOS晶体管N408、 N410、 N412和N414被配置为接收緩冲器单元40的输出信号以使能差分放 大。与传统技术不同，由于第一 I/O线读出放大器42由具有比外围电压 VPERI低的电平的中心电压VCORE来驱动，因此PMOS晶体管P401-P402 和P404-P406可以具有低的阈值电压，以使得在低电源电压(VDD)电平上 可以实现平滑操作。预充电单元44包括PMOS晶体管P408、 P410和P412，其被配置为响 应于緩冲器单元40的输出信号，利用中心电压VCORE对放大信号和其反 相信号DO和DOB的输出线进行预充电。如上所述，在根据图4的示范性实施例的I/0线读出放大器中，緩冲器 单元40、第一读出》欠大器42和预充电单元44都由具有比电源电压VDD或 外围电压VPERI低的电平的中心电压VCORE来驱动。因而，降低了工作电流。从图5的表中可以看出，当使用图1和3的1/0线读出放大器时，与传 统的I/O线读出放大器相比，第一放大信号和其反相信号DO和DOB之间的电势差AV增加，在第一 I/O线读出放大器中的工作电流Current@iostbpl 减小。也即，在斜率(skew)为慢2的情况下，由于在传统I/0线读出放大 器中的第一放大信号和其反相信号D0和DOB之间的电势差AV不大于 151mV,所以产生故障。然而，在图1和3的1/0线读出放大器中却实现了 充分的放大，因为电势差AV分别是594mV和750mV,它们都足够高。而 且，当使用图1和3的1/0线读出放大器时，与传统技术相比，在每种斜率 条件下，由每个第一 I/O线读出放大器消耗的工作电流Current@iostbpl也显 著降低。图6示出了4艮据本^^开的一个示范性实施例的采用图1和3的I/O线读 出放大器之一的半导体存储设备的框图。参照图6，根据一个示范性实施例的半导体存储设备包括包含位线读 出放大器BLSA600和602的存储单元阵列60、 I/O线读出放大器ISOA 62 和写驱动器64。 I/O线读出放大器62在读操作中将本地I/O线LIO上携带 的数据放大，并将数据传输给全局I/O线GIO。写驱动器64在写操作中将 全局I/O线GIO上携带的数据放大，并将数据传输给本地I/O线LIO。 I/O 线读出放大器IOSA 62可以是图1和图2的I/O线读出放大器和图3和图4 的1/0线读出放大器中的一个。因而，在根据图6的示范性实施例的半导体 存储设备中，1/0线读出放大器62的工作电流降低，使得功率消耗也能够降 低。本公开的1/0线读出放大器可以用在每个实际的半导体存储设备中，也 可以用在通用集成电路(IC)中。因而，降低I/0线读出放大器(IOSA)的 工作电流可以促使极大地提高半导体存储设备的电源效率。例如，I/O线读 出放大器(IOSA)的工作电流的降低将对移动设备有极大的帮助，因为移 动设备的主要问题之一就是提高电源效率。尽管参照本发明的特定示范性实施例和示例对本公开的主题进行了描 述，但本领域技术人员应当理解，在不脱离由所附权利要求书所限定的本发 明的精神和范围的情况下，可以对本发明进行各种改变和修改。对相关申请的交叉引用本申请要求于2007年6月25日在韩国提交的专利申请序列号 10-2007-0062548的优先权，其全部内容通过参照而被合并与此。
权利要求
1、一种输入/输出I/O线读出放大器，包括缓冲器单元，由第一电平电压驱动，以缓冲选通信号；读出放大器，由第二电平电压驱动，以响应于该缓冲器单元的输出信号放大I/O线的信号；以及预充电单元，由该第一电平电压驱动，以响应于该缓冲器单元的输出信号，对该读出放大器的输出信号进行预充电。
2、 如权利要求1所述的1/0线读出放大器，其中，该读出放大器产生 第一放大信号和第二放大信号，并且将该第一放大信号和第二放大信号分别 输出到第一输出线和第二输出线。
3、 如权利要求2所述的I/O线读出放大器，其中，该预充电单元均衡 该第一和第二输出线的电压。
4、 如权利要求3所述的I/O线读出放大器，其中，该预充电单元包括 均衡器，其连接在该第一和第二输出线之间，以响应于该緩沖器单元的输出 信号将该第一和第二输出线短路。
5、 如权利要求4所述的I/O线读出放大器，其中，该均衡器是金属氧 化物半导体MOS晶体管。
6、 如权刮要求l所述的I/0线读出放大器，其中，该緩冲器单元包括 逻辑元件，被配置为对该使能的选通信号和控制信号执行逻辑搡作，以驱动该读出放大器；以及第一緩沖器，由该第一电平电压驱动，以緩沖该逻辑元件的输出信号。
7、 如权利要求1所述的1/0线读出放大器，其中，该第一电平电压是 提供给单元中心区域的中心电压。
8、 如权利要求1所述的1/0线读出放大器，其中，该第二电平电压是 提供给外围区域的外围电压或电源电压。
9、 一种输入/输出1/0线读出放大器，包括 緩沖器单元，由第一电平电压驱动，以緩沖第一选通信号； 第一读出放大器，由该第一电平电压驱动，以响应于该緩沖器单元的输出信号放大第一 I/O线的信号；预充电单元，由该第一电平电压驱动，以响应于该緩沖器单元的输出信号，对该第一读出放大器的输出信号进行预充电；以及第二读出放大器，由第二电平电压驱动，以响应于第二选通信号放大该第一读出放大器的输出信号，从而产生用于驱动第二i/o线的驱动信号。
10、 如权利要求9所述的1/0线读出放大器，其中，该緩沖器单元包括 逻辑元件，被配置为对该使能的第一选通信号和控制信号执行逻辑操作，以驱动该第一读出放大器；以及第一緩冲器，由该第一电平电压驱动，以緩沖该逻辑元件的输出信号。
11、 如权利要求9所述的1/0线读出放大器，其中，该第一读出放大器 包括差分放大器，其被配置为通过具有低阈值电压的金属氧化物半导体MOS 晶体管来形成电流镜。
12、 如权利要求9所述的I/0线读出放大器，其中，该第一电平电压是 提供给单元中心区域的中心电压。
13、 如权利要求9所述的I/0线读出放大器，其中，该第二电平电压是 提供给外围区域的外围电压或电源电压。
14、 如权利要求9所述的I/0线读出放大器，其中，该第一I/0线是本 地i/o线，该第二I/0线是全局1/0线。
15、 一种半导体存储设备，包括 存储单元阵列，包括位线读出放大器；输入/输出1/0线读出放大器，包括緩冲器单元、第一读出放大器、预充 电单元以及第二读出放大器，其中该緩沖器单元由第一电平电压驱动以緩沖第一选通信号，该第一读出放大器由第二电平电压驱动，以响应于该緩沖器单元的输出 信号，放大传输到第一 I/O线的该位线读出放大器的信号，该预充电单元由该第一电平电压驱动，以响应于该緩沖器单元的输出信 号，对该第一读出放大器的输出信号进行预充电，以及该第二读出放大器由该第二电平电压驱动，以响应于第二选通信号放大该第一读出放大器的输出信号，从而产生用于驱动第二I/0线的驱动信号； 以及写驱动器，被配置为将输入到数据焊盘并通过该第二 I/O线传输的信号放大，并将该信号传输到第一i/o线。
16、 如权利要求15所述的设备，其中，该第一读出放大器产生第一放大信号和第二放大信号，并且将该第一放大信号和第二放大信号分别输出到 第一输出线和第二输出线。
17、 如权利要求16所述的设备，其中，该预充电单元均衡该第一和第 二输出线的电压。
18、 如权利要求17所述的设备，其中，该预充电单元包括均衡器，其 连接在该第 一和第二输出线之间，以响应于该緩冲器单元的输出信号将该第 一和第二输出线短路。
19、 如权利要求18所述的设备，其中，该均衡器是金属氧化物半导体 MOS晶体管。
20、 如权利要求15所述的设备，其中，该緩沖器单元包括 逻辑元件，被配置为对该使能的第一选通信号和控制信号执行逻辑操作，以驱动该第一读出放大器；以及第一緩沖器，由该第一电平电压驱动，以緩冲该逻辑元件的输出信号。
21、 如权利要求15所述的设备，其中，该第一电平电压是提供给单元 中心区域的中心电压。
22、 如权利要求15所述的设备，其中，该第二电平电压是提供给外围 区域的外围电压或电源电压。
23、 如权利要求15所述的设备，其中，该第一I/0线是本地I/0线。
24、 如权利要求15所述的设备，其中，该第二I/0线是全局1/0线。
全文摘要
一种输入/输出(I/O)线读出放大器包括缓冲器单元、读出放大器和预充电单元。该缓冲器单元由第一电平电压驱动以缓冲选通信号，该读出放大器由第二电平电压驱动，以响应于该缓冲器单元的输出信号放大I/O线的信号。该预充电单元由该第一电平电压驱动，以响应于该缓冲器单元的输出信号，对该读出放大器的输出信号进行预充电。
文档编号G11C7/06GK101335043SQ20081008864
公开日2008年12月31日 申请日期2008年4月10日 优先权日2007年6月25日
发明者金苍日 申请人:海力士半导体有限公司