专利名称：：存储器系统的制作方法
技术领域：
：本发明是有关于一种具有单一位元线的存储器单元，特别是有关于一种存储器单元接收可变电压源以避免数据写入错误。
背景技术：
：图1是显示传统具有五晶体管的静态随机存取存储器(StaticRandomAccessMemory,SRAM)100。开关101为NMOS晶体管，NMOS晶体管101根据字元线信号WL导通或不导通以传送位元线信号BL至存储单元110，存储单元110是一闩锁电路有两反相器交叉耦接所组成的，第一反相器包括NMOS晶体管102和PMOS晶体管104，第二反相器包括NMOS晶体管103和PMOS晶体管105，节点B和C互为反相以储存数字数据。当存储器100写入数据1时，位元线信号BL的电位会拉到电位Vdd，字元线信号WL导通NMOS晶体管101，因此节点B为高电位而节点C为低电位。当存储器100写入数据0时，位元线BL的电位会拉低到电位GND，字元线信号WL导通NMOS晶体管101，因此节点B为低电位而节点C为高电位。当存储单元IIO储存数据为1被读取时，会预先充电位元线至电位Vdd，再藉由字元线信号WL导通NMOS晶体管101,接下来，系统会侦测位元线的电位，由于节点B为高电位，位元线的电位不会被拉低，所以系统得知储存在存储单元IIO的数据为1。当存储单元110储存数据为0被读取时会预先充电位元线至电位Vdd，再藉由字元线信号WL导通NMOS晶体管101，接下来，系统会侦测位元线的电位，由于节点C为高电位，位元线BL的电位会被拉低，所以系统得知储存在存储单元110的数据为0。由于存储器100受限只有一条位元线，当存储单元110已经储存数据1(也就是节点B为高电位)时，存储单元110再写入高电位时便无法将正确的电位写入存储单元110，传统方法是将调整晶体管102、103、104或105的betaratio，然而，上述方法会造成存储单元110稳定度不足，本发明即是要解决上述存储单元110再写入高电位的问题。
发明内容有鉴于此，本发明提供一种静态随机存取存储器系统。静态随机存取存储器系统包括至少一存储单元和一源极电源驱动电路。存储单元耦接于一源极电压和一接地电压之间并藉由一字元线信号和一位元线信号存取一数字数据。源极电源驱动电路提供源极电压给存储单元，当存储单元为一读取状态时，源极电压为第一电源电压，当存储单元为一写入状态时，源极电压为一第二电源电压，其中第二电源电压为第一电源电压减少一特定电压以避免存储单元再次写入数字数据时发生写入错误。图1是显示具有五晶体管的静态随机存取存储器；图2是显示根据本发明一实施例的源极电源驱动电路；图3是显示根据本发明一实施例的存储器系统的布局图4是显示根据本发明另一实施例的源极电源驱动电路；以及图5是显示根据本发明另一实施例的存储器系统的布局图。附图标号1005Tcells的静态随机存取存储器101、102、103、201、202、401、402NMOS晶体管104、105、203、403PMOS晶体管110存储单元200、200-1、200-2、400源极电源驱动电路210、410控制电路220、420CMOS反相器300、500存储器系统的布局图310、320、510、520字元线驱动电路331、332反相器A、B、C节点BL位元线信号COLB、C0LB1、COLB2位元线列控制信号GND、Vdd电压WL、WLB1、WLB2字元线信号WEB写入使能信号SL源极电压具体实施例方式为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下由于存储器100受限只有一条位元线，当存储单元110已经储存数据1(也就是节点B为高电位)时，存储单元110再写入高电位时会发生写入错误。而NMOS晶体管源极和漏极的电位差为V,当存储单元110再写入高电位时，位元线的电位为Vdd，节点B的电位即为Vdd-VTO，因此NMOS晶体管103无法完全导通，而NMOS晶体管102关闭不足，因此存储器100无法将正确的电位储存在节点B和C，造成存储单元110再写入高电位时，容易发生再写入错误。图2是显示根据本发明一实施例的源极电源驱动电路200。源极电源驱动电路200可以提供不同源极电压SL给存储单元110，请同时参考图l，当存储单元110在写入状态时，源极电源驱动电路200可以提供电压Vdd-Vw,因此存储单元110的晶体管103不会导通不足造成写入错误，当存储单元110在读取状态时，源极电源驱动电路200可以提供电压Vdd，使存储单元110藉由NMOS晶体管101和位元线正常被读取。源极电源驱动电路200根据写入使能信号WEB、字元线信号WLB1和WLB2的电位决定节点A和源极电压SL的电位，当存储单元在写入状态时，节点A电位为高电位，而源极电压SL为Vdd-VxN，当存储单元在读取状态时，节点A电位为低电位，而源极电压SL为Vdd。如以下表l所示<table>tableseeoriginaldocumentpage9</column></row><table>源极电源驱动电路200包括控制电路210、CMOS反相器220和NMOS晶体管201，控制电路210会根据写入使能信号WEB、字元线信号WLB1和WLB2的电位决定节点A的电位和源极电压SL的电位，使存储单元110在写入时接收到较低电源电压以避免写入错误。其中写入使能信号WEB、字元线信号WLB1或WLB2的电位为0时，对应存储单元为写入状态，当写入使能信号WEB、字元线信号WLB1或WLB2的电位为1时，对应存储单元为读取状态，字元线信号WLB1和WLB2分别对应不同存储单元列或行。图3是显示根据本发明一实施例的存储器系统300的布局图，存储器系统300只显示六个存储单元，然而，存储器系统300并不局限只具有六个存储单元，字元线驱动电路310和320分别传送字元线信号WL1和WL2至对应存储单元列，如图3所示，字元线信号WL1和WL2分别经由反相器331和332产生字元线信号WLB1和WLB2传送到源极电源驱动电路200，所以源极电源驱动电路200可以提供两不同存储单元列的源极电压SL。图4是显示根据本发明另一实施例的源极电源驱动电路400。源极电源驱动电路400可以提供不同源极电压SL给存储单元110，当存储单元110在写入状态时，源极电源驱动电路400可以提供电压Vdd-VTO，因此存储单元IIO的晶体管103不会导通不足造成写入错误，当存储单元110在读取状态时，源极电源驱动电路400可以提供电压Vdd，使存储单元110藉由NMOS晶体管101和位元线BL正常被读取。源极电源驱动电路400根据写入使能信号WEB和位元线列控制信号COLB的电位决定节点A和源极电压SL的电位，当存储单元在写入状态时，节点A电位为高电位，而源极电压SL为Vdd-VTO，当存储单元在读取状态时，节点A电位为低电位，而源极电压SL为Vdd。如以下表2所示表2<table>tableseeoriginaldocumentpage10</column></row><table>源极电源驱动电路400包括控制电路(反相或逻辑门，NORGate)410、CMOS反相器420和NMOS晶体管401，控制电路410会根据写入使能信号WEB和位元线列控制信号COLB的电位决定节点A的电位和源极电压SL的电位，使存储单元110在写入时接收到较低电源电压以避免写入错误。其中写入使能信号WEB和位元线列控制信号COLB的电位为0时，对应存储单元为写入状态，当写入使能信号WEB的电位为1时，对应存储单元为读取状态。图5是显示根据本发明另一实施例的存储器系统500的布局图，存储器系统500只显示六个存储单元，然而，存储器系统500并不局限只具有六个存储单元，字元线驱动电路510和520分别传送字元线信号WLl和WL2至对应存储单元行，如图5所示，位元线列控制信号COLB1和COLB2分别传送到源极电源驱动电路200-1和200-2，源极电源驱动电路200-1和200-2分别提供不同存储单元列的源极电压SL。关于图3和图5的存储器系统，由于存储器系统300在Y方向(垂直方向)的长度较短，存储器系统300可以应用在一些特定布局需求上，而存储器系统500布局面积较小，存储器系统500可以减少晶片使用面积以降低成本。本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟悉此领域的技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视前附的权利要求所界定者为准。权利要求1.一种存储器系统，其特征在于，该存储器系统包括至少一存储单元，耦接于一源极电压和一接地电压之间，并藉由一字元线信号和一位元线信号存取一数字数据；以及一源极电源驱动电路，提供上述源极电压给上述存储单元，当上述存储单元为一读取状态时，上述源极电压为一第一电源电压，当上述存储单元为一写入状态时，上述源极电压为一第二电源电压，其中上述第二电源电压为上述第一电源电压减少一特定电压以避免上述存储单元再次写入上述数字数据时发生写入错误。2.如权利要求1所述的存储器系统，其特征在于，上述源极电源驱动电路于一驱动电路输出端输出上述源极电压，上述源极电源驱动电路包括一控制电路，当上述存储单元为上述读取状态时，上述控制电路于一输出端口输出一低电位信号，当上述存储单元为上述写入状态时，上述控制电路于上述输出端口输出一高电位信号；一反相器，耦接上述控制电路的上述输出端口以及耦接于上述第一电源电压和上述接地电压之间，当上述控制电路输出上述低电位信号时，上述反相器输出上述第一电源电压至上述驱动电路输出端；以及一第一NMOS晶体管，具有一第一源极耦接上述第一电源电压、一第一栅极耦接上述第一电源电压和上述第一源极以及一第一漏极耦接上述驱动电路输出端；其中当上述控制电路输出上述高电位信号时，上述第一NMOS晶体管输出上述第二电源电压至上述驱动电路输出端。3.如权利要求2所述的存储器系统，其特征在于，上控制电路根据一写入使能信号和至少一字元线信号决定输出上述高电位信号或上述接地电位信号至上述驱动电路输出端。4.如权利要求2所述的存储器系统，其特征在于，上控制电路根据一写入使能信号和至少一位元线列控制信号决定输出上述高电位信号或上述接地电位信号至上述驱动电路输出端，上述位元线列控制信号对应上述位元线信号。5.如权利要求4所述的存储器系统，其特征在于，上控制电路为一反相或逻辑门，上述反相或逻辑门根据上述写入使能信号和上述位元线列控制信号的电位以输出上述高电位信号或上述低电位信号。6.如权利要求2所述的存储器系统，其特征在于，上述特定电压为上述第一NMOS晶体管的一临界电压。7.如权利要求2所述的存储器系统，其特征在于，上述反相器包括一第二NMOS晶体管，具有一第二源极耦接上述驱动电路输出端、一第二漏极耦接上述接地电源和一第二栅极耦接上述控制电路的上述输出端口；以及一PMOS晶体管，具有一第三源极耦接上述驱动电路输出端、一第三漏极耦接上述第一电源电压和一第三栅极耦接上述控制电路的上述输出端口。8.如权利要求1所述的存储器系统，其特征在于，上述存储单元为一具有五晶体管的静态随机存取存储单元。9.如权利要求1所述的存储器系统，其特征在于，上述存储单元包括一闩锁电路，包括一第一反相器和一第二反相器交叉耦接以储存上述数字数据，并藉由一输入端存取上述数字数据；以及一开关，根据上述字元线信号的电位导通上述位元线信号至上述闩锁电路以存取上述数字数据。10.如权利要求1所述的存储器系统，其特征在于，该存储器系统更包括一字元线驱动电路，其中上述字元线驱动电路、上述存储单元和上述源极电源驱动电路沿着X方向设置以减少上述存储器系统Y方向的长度。11.一种存储器系统，其特征在于，该存储器包括至少一存储单元，耦接于一源极电压和一接地电压之间，并藉由一字元线信号和一位元线信号存取一数字数据；以及一源极电源驱动电路，提供上述源极电压给上述存储单元，当上述存储单元为一读取状态时，上述源极电压为一第一电源电压，当上述存储单元为一写入状态时，上述源极电压为一第二电源电压，其中上述第二电源电压为上述第一电源电压减少一特定电压以避免上述存储单元再次写入上述数字数据时发生写入错误，其中上述源极电源驱动电路于一驱动电路输出端输出上述源极电压，上述源极电源驱动电路包括一控制电路，当上述存储单元为上述读取状态时，上述控制电路于一输出端口输出一低电位信号，当上述存储单元为上述写入状态时，上述控制电路于上述输出端口输出一高电位信号；一反相器，耦接上述控制电路的上述输出端口以及耦接于上述第一电源电压和上述接地电压之间，当上述控制电路输出上述低电位信号时，上述反相器输出上述第一电源电压至上述驱动电路输出端；以及一第一NMOS晶体管，具有一第一源极耦接上述第一电源电压、一第一栅极耦接上述第一电源电压和上述第一源极以及一第一漏极耦接上述驱动电路输出端，当上述控制电路输出上述高电位信号时，上述第一NMOS晶体管输出上述第二电源电压至上述驱动电路输出端，其中上控制电路是根据一写入使能信号和至少一字元线信号决定输出上述高电位信号或上述接地电位信号至上述驱动电路输出端。12.—种存储器系统，其特征在于，该存储器系统包括至少一存储单元，耦接于一源极电压和一接地电压之间，并藉由一字元线信号和一位元线信号存取一数字数据；以及一源极电源驱动电路，提供上述源极电压给上述存储单元，当上述存储单元为一读取状态时，上述源极电压为一第一电源电压，当上述存储单元为一写入状态时，上述源极电压为一第二电源电压，其中上述第二电源电压为上述第一电源电压减少一特定电压以避免上述存储单元再次写入上述数字数据时发生写入错误，其中上述源极电源驱动电路于一驱动电路输出端输出上述源极电压，上述源极电源驱动电路包括一控制电路，当上述存储单元为上述读取状态时，上述控制电路于一输出端口输出一低电位信号，当上述存储单元为上述写入状态时，上述控制电路于上述输出端口输出一高电位信号；一反相器，耦接上述控制电路的上述输出端口以及耦接于上述第一电源电压和上述接地电压之间，当上述控制电路输出上述低电位信号时，上述反相器输出上述第一电源电压至上述驱动电路输出端；以及一第一NMOS晶体管，具有一第一源极耦接上述第一电源电压、一第一栅极耦接上述第一电源电压和上述第一源极以及一第一漏极耦接上述驱动电路输出端，当上述控制电路输出上述高电位信号时，上述第一NMOS晶体管输出上述第二电源电压至上述驱动电路输出端，其中上控制电路是根据一写入使能信号和至少一位元线列控制信号决定输出上述高电位信号或上述接地电位信号至上述驱动电路输出端，上述位元线列控制信号对应上述位元线信号。全文摘要一种存储器系统，该系统包括至少一存储单元和一源极电源驱动电路。各存储单元耦接于源极电压和接地电压之间并根据一字元线信号和一位元线信号存取一数字数据。源极电源驱动电路提供源极电压给存储单元，当存储单元为读取状态时，源极电压为第一电源电压，当存储单元为写入状态时，源极电压为第二电源电压，其中第二电源电压为第一电源电压减少一特定电压以避免存储单元再次写入数字数据时发生写入错误。文档编号G11C11/413GK101552035SQ200810090809公开日2009年10月7日申请日期2008年4月2日优先权日2008年4月2日发明者张家铨,钟毅勋,陈伟松,陈瑞隆申请人:世界先进积体电路股份有限公司