专利名称：：存储器模块以及存取存储器模块的方法
技术领域：
：本发明有关一种存储器模块，尤指一种可以改善输入信号的上升/下降时间以及增加建立/保持时间的存储器模块以及存取该存储器模块的方法。
背景技术：
：参考图1，图1为传统双列直插式存储器模块(DualIn-lineMemoryModule，DIMM)100的示意图。如图l所示，双列直插式存储器;t莫块100包含有八个存储器芯片110—1110—8,其中每一个存储器芯片均包含有29个输入接脚。在双列直插式存储器模块100的操作上，如图1所示，29笔输入信号是由一控制器120产生，并经由输入接脚(未示出)输入至存储器芯片110—1,之后再循序传输至存储器芯片110—2、110_3.....110—8,然而，后端的存储器芯片(例如110一7、11(^8)会因为前端存储器芯片的等效RLC(电阻/电感/电容)信号衰减效应而造成输入信号的上升时间(risingtime)以及下降时间(fallingtime)增加，并导致输入信号的建立时间(setuptime)以及保持时间(holdtime)的降低。参考图2，图2为图1所示的存储器芯片110—1-110—8的输入信号的眼图(eyepattern)。如图2所示，越后端的存储器芯片，其眼宽(eyewidth)W也越小，尤其是最后一个存储器芯片110—8的眼宽为919皮秒(pico-second),远小于存储器芯片110—1的眼宽(1057皮秒)，因此对于后端的存储器芯片而言，在较高频信号的建立时间(setuptime)可能不足而产生信号不稳定的情况而造成数据判读上容易产生错误。
发明内容因此本发明的目的之一在于提供一种可以改善输入信号的上升/下降时间以及建立/保持时间的存储器模块以及存取存储器模块的方法，以解决上述的问题。依据本发明的一个实施例，其公开一种存储器模块。该存储器模块包含有多个存储器次模块以及多组输入接脚，其中每一个存储器次模块包含有多个存储器芯片且该多个存储器芯片串联，此外，该多组输入接脚分别耦接至该多个存储器次模块，用以接收相同的多个输入信号，每一组输入接脚用以将该多个输入信号传送至相对应的存储器次模块中，且每一组输入接脚包含有二十九个输入接脚，该二十九个输入接脚分别用来接收两个时钟信号、十六个存储器地址输入信号、三个存储体地址输入信号、一芯片选择信号、一4亍i也iiL选通(rowaddressstrobeyf言号、一列i也址选通4言号(columnaddressstrobe)、一写入使能(writeenable)信号、一内部中断电阻(on-dietermination)信号、一时钟使能信号(CKE)、一校准信号(ZQ)以及一重置(reset)信号。依据本发明的另一实施例，其公开一种存储器模块。该存储器模块包含有多个存储器次模块以及多组输入接脚，其中每一个存储器次模块包含有多个存储器芯片且该多个存储器芯片串联，此外，该多组输入接脚分别耦接至该多个存储器次模块，用以接收相同的多个输入信号，每一组输入接脚用以将该多个输入信号传送至相对应的存储器次模块中，且每一组输入接脚包含有至少十九个输入接脚，该至少十九个输入接脚分别用来接收至少六个行地址信号、至少五个列地址信号、一行地址芯片选择信号、一列地址芯片选择信号、两个时钟信号、一内部中断电阻信号、一时钟使能信号、一校准信号以及一重置信号。依据本发明的另一实施例，其公开一种存取存储器模块的方法。该方法包含有于该存储器模块设置多个存储器次模块，其中每一个存储器次模块包含有多个存储器芯片且该多个存储器芯片串联；于该存储器模块设置多组输入接脚，用以接收相同的多个输入信号；以及传送该多个输入信号至相对应的存储器次模块中，其中该多个输入信号包含有两个时钟信号、十六个存储器地址输入信号、三个存储体地址输入信号、一芯片选择信号、一行地址选通信号、一列地址选通信号、一写入使能信号、一内部中断电阻信号、一时钟使能信号、一校准信号(CKE)以及一重置信号。依据本发明的另一实施例，其公开一种存取存储器模块的方法。该方法包含有于该存储器模块设置多个存储器次模块，其中每一个存储器次模块包含有多个存储器芯片且该多个存储器芯片串联；于该存储器模块设置多组输入接脚，用以接收相同的多个输入信号；以及传送该多个输入信号至相对应的存储器次模块中，其中该多个输入信号包含有至少六个行地址信号、至少五个列地址信号、一行地址芯片选择信号、一列地址芯片选择信号、两个时钟信号、一内部中断电阻信号、一时钟使能信号(CKE)、一校准信号以及一重置信号。依据本发明所提供的存储器模块以及存取存储器模块的方法，可以改善输入信号的上升/下降时间以及建立/保持时间，进而增进数据判读的正确性。图1为传统双列直插式存储器模块的示意图。图2为图1所示的存储器芯片的输入信号的眼图。图3为本发明存储器模块的一个实施例的示意图。图4为本发明存储器模块的另一个实施例的示意图。图5为本发明实施例的六个行地址信号的示意图。图6为本发明实施例的五个列地址信号的示意图。主要组件符号说明<table>tableseeoriginaldocumentpage8</column></row><table>具体实施例方式参考图3，图3为本发明存储器模块的一个实施例的示意图。如图3所示，存储器模块300包含有(但不限于)两个存储器次模块302—1、302_2以及第一、二组输入接脚304—1、304—2，其中存储器次模块302—1、302—2分别包含有多个存储器芯片310—1~310—4以及310—5~310—8,其中每一个存储器芯片均包含有29个输入接脚，且存储器芯片310—1310—4以及存储器芯片310_5~310一8分别串联，此外，第一、二组输入接脚304—1、304_2分别包含有29个输入接脚，且第一、二组输入接脚304—1、304—2分别连接至存储器芯片310—4以及310—5。在存储器模块300的操作上，如图3所示，第一組输入信号是由一控制器320产生的，并经由第一组输入接脚304—1输入至存储器芯片310—4中，之后再循序传输至存储器芯片310_3、310—2、310—1;同样地，第二组输入信号亦是由控制器320产生的，并经由第二组输入接脚304一2输入至存储器芯片310—5中，之后再循序传输至存储器芯片310_6、310—7、310—8。第一组输入信号以及第二组输入信号为相同的信号，且第一、二组输入信号分别包含有29笔输入信号，其中该29笔输入信号为两个时钟信号、十六个存储器地址输入信号、三个存储体地址输入信号、一芯片选择信号、一行地址选通信号、一列地址选通信号、一写入使能信号、一时钟使能信号(CKE)、一内部中断电阻ODT(on-dietermination)信号、一4交准信号(ZQ)以及一重置信号(reset)。相较于传统双列直插式存储器模块100，于本发明的一个实施例中，存储器模块300中每一组输入信号只会传送至四个存储器芯片，以图2所示的传统双列直插式存储器模块100的量测结果为例，存储器模块300中的最后端的存储器芯片310—1、310—8，其输入信号的眼宽W为1004皮秒，相较于眼宽W为919皮秒的传统双列直插式存储器模块100的存储器芯片110—8,本发明确实可以改善存储器芯片的输入信号品质，并减少数据判读错误的机会。需注意的是，上述存储器次模块以及多组输入接脚的数量仅为本发明的一个实施例，在实作上，存储器次模块以及多组输入接脚的数量可以依据设计者的考量而有所变动，而这些设计上的变化均隶属于本发明的范畴。然而，存储器模块300虽然可以改善存储器芯片所接收到输入信号的品质，但是却需要两组输入信号接脚，亦即存储器模块300总共需要58个输入接脚，如此一来会因存储器模块(DIMM)电路板(printedcircuitboard,PCB)的高度限制而增加PCB接线(Layout)的困难度。因此，本发明另提供了一种存储器模块的改良后的架构以解决上述的问题。参考图4，图4为本发明存储器模块的另一实施例的示意图。如图4所示，存储器模块400包含有两个存储器次模块402J、402—2以及第一、二组输入接脚404—1、404—2,其中存储器次模块402—1、402—2分别包含有多个存储器芯片410—1-410—4以及410—5~410—8，其中每一个存储器芯片均包含有19个输入接脚，且存储器芯片410—1-410—4以及存储器芯片410—5~410—8分别串联，此外，第一、二组输入接脚404—1、404—2分别包含有19个输入接脚，且第一、二组输入接脚404—1、404_2分别连接至存储器芯片410—4以及410一5。在本发明中，该19个输入接脚分别为六个行地址信号接脚、五个列地址信号接脚、一行地址芯片选择信号接脚、一列地址芯片选择信号接脚、两个时钟信号接脚、一内部中断电阻ODT(on-dietermination)信号接脚、一时钟使能信号(CKE)接脚、一校准信号(ZQ)接脚以及一重置信号(reset)接脚。在存储器模块400的操作上，如图4所示，第一组输入信号由一控制器420产生，并经由第一组输入接脚404—1输入至存储器芯片410—4中，之后再循序传输至存储器芯片410—3、410_2、410—1;同样地，第二组输入信号亦是由控制器420产生，并经由第二组输入接脚404—2输入至存储器芯片410—5中，之后再循序传输至存储器芯片410—6、410—7、410—8，其中第一组输入信号以及第二组输入信号为相同的信号，且第一、二组输入信号分别包含有19笔输入信号，其中该19笔输入信号为六个行地址信号、五个列地址信号、一行地址芯片选择信号、一列地址芯片选择信号、两个时钟信号、一内部中断电阻ODT(on-dietermination)信号、一时钟使能信号(CKE)、一校准信号(ZQ)以及一重置信号(reset)。参考图5，图5为本发明实施例的六个行(row)地址信号的示意图。如图5所示，每一个行地址信号(RowAdr0RowAdr5)的一行地址命令分组(rowaddresscommandpackage)的长度为一时钟信号CLK的四个时钟周期，且行地址命令分组包含有四个行输入命令，因此，六个行地址信号的六个行地址命令分组总共包含有二十四个行输入命令，本实施例中，该二十四个行输入命令包含有四笔存储体地址的设定信息BA0BA3、十六笔存储器地址的设定信息A0A15以及四笔存储器控制命令的设定信息CMD0CMD3，其中四笔存储体地址的设定信息BA0BA3等于传统双倍数据率同步动态随机存取存储器架构下的存储体地址输入信号BA0BA3，且十六笔存储器地址的设定信息A0A15等于传统双倍数据率同步动态随机存取存储器架构下的存储器地址输入信号A0A15。此外，四笔存储器控制命令的设定信息CMD0CMD3经由解码以产生多个存储器控制命令中的一控制命令，其中该多个存储器控制命令可包含有启动(Active)、预充电(Precharge)、更新(Refresh)、模式暂存设定(moderegisterset)MRS、自我更新(self-refreshentry,SRE)、进入低功耗(powerdownentry)、长冲交〉,/^豆才交-1i(ZQcalibrationlong/ZQcalibrationshort,ZQCL/ZQCS)等等。参考图6，图6为本发明实施例的五个列(column)地址信号的示意图。如图6所示，每一个列地址信号(ColAdrOColAdr4)的一列地址命令分组(columnaddresscommandpackage)的长度为一时钟信号CLK的四个时钟周期，且列地址命令分组包含有四个列输入命令，因此，五个列地址信号的五个行地址命令分组总共包含有二十个列输入命令，该二十个列输入命令包含有四笔存储体地址的设定信息、十三笔存储器地址的设定信息、一写入使能(WriteEnable,WE)输入命令、一自动预充电(AutoPre-charge,AP)输入命令以及一突发中断4/突发长度8(BurstChop4/BurstLength8,BC4/BL8)输入命令，其中四笔存储体地址的设定信息BA0BA3等于传统双倍数据率同步动态随机存取存储器架构下的存储体地址输入信号BA0BA3，且十三笔存储器地址的设定信息A0A12等于传统双倍数据率同步动态随机存取存储器架构下的存储器地址输入信号A0~A12。需注意的是，图5所示的六个行地址信号的六个行地址命令分组所分别包含的输入命令仅作为范例说明之用，在实作上，图5所示的二十四个行输入命令可任意对调；同理，图6所示的二十个列输入命令亦可任意对调且不影响本发明的存储器操作。此外，上述行地址信号(RowAdrORowAdr5)、列地址信号(ColAdrOColAdr4)以及存储体地址的设定信息(BA0BA3)的数量亦仅作为范例说明之用，在实作上，若是要扩充存储器的容量，亦即增加存储器地址的设定信息或是增加存储体数量，则行地址信号可以为七个或以上且列地址信号可以为六个或以上，举例而言，第一、二组输入信号接脚可以增加一行地址信号接脚以及一列地址信号接脚，其中行地址信号接脚用来接收一行地址信号RowAdr6，且行地址信号RowAdr6的行地址命令分组包含有两笔存储体地址的设定信息BA4、BA5，以及两笔存储器地址的设定信息A16、A17;而列地址信号接脚用来接收一列地址信号ColAdr5,且列地址信号ColAdr5的列地址命令分组包含有两笔存储体地址的设定信息BA4、BA5，以及两笔存储器地址的设定信息A13、A14。此外，行地址芯片选择信号用来选择使用一存储器芯片来接收该多个行地址信号，且列地址芯片选择信号用来选择使用一存储器芯片来接收该多个列地址信号，当行地址芯片选择信号CSR或列地址芯片选择信号CSC使能时，该存储器芯片才可以接收行地址信号或列地址信号。如上所述，存储器模块400中每一组输入接脚仅包含有19个输入接脚，因此两组输入接脚总共包含了38个输入信号接脚，相较于图3所示的存储器模块300的58个输入接脚，存储器模块400可以在需要较少输入接脚下，同时改善存储器芯片的输入信号品质，且可以在存储器模块(DIMM)电路板的高度限制下，提升接线(Layout)的容易度。以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。权利要求1、一种存储器模块，其特征在于包含有多个存储器次模块，其中每一个存储器次模块包含有多个存储器芯片且该多个存储器芯片串联；以及多组输入接脚，分别耦接至该多个存储器次模块，用以接收相同的多个输入信号，其中每一组输入接脚包含有多个输入接脚，用以将该多个输入信号传送至相对应的存储器次模块中。2、如权利要求1项所述的存储器模块，其特征在于该多个存储器次模块以及该多组输入接脚的数量均为二。3、如权利要求1项所述的存储器模块，其特征在于每一组输入接脚仅连接至相对应的存储器次模块中一存储器芯片。4、如权利要求1项所述的存储器模块，其特征在于每一组输入接脚包含有二十九个输入接脚，且该二十九个输入接脚分别用来接收两个时钟信号、十六个存储器地址输入信号、三个存储体地址输入信号、一芯片选择信号、一行地址选通信号、一列地址选通信号、一写入使能信号、一内部中断电阻信号、一时钟使能信号、一校准信号及一重置信号。5、如权利要求1项所述的存储器模块，其特征在于该多个输入接脚包含有至少六个行地址信号接脚，用来接收至少六个行地址信号，其中每一个行地址信号的一行地址命令分组的长度为一时钟信号的多个时钟周期，且该行地址命令分组包含有多个行输入命令；以及至少五个列地址信号接脚，用来接收至少五个列地址信号，其中每一个列地址信号的一列地址命令分组的长度为该时钟信号的多个时钟周期，且该列地址命令分组包含有多个列输入命令。6、如权利要求5项所述的存储器模块，其特征在于该行地址命令分组以及该列地址命令分组的长度为四个时钟周期，且该行地址命令分组以及该列地址命令分组包含有四个行输入命令。7、如权利要求6项所述的存储器模块，其特征在于该多个行地址信号所传送的至少六个行地址命令分组中的多个行输入命令包含有至少四笔存储体地址的设定信息、十六笔存储器地址的设定信息以及四笔存储器控制命令的设定信息，且该四笔存储器控制命令的设定信息用来纟皮i奪码以产生一存储器控制命令。8、如权利要求7项所述的存储器模块，其特征在于该多个列地址信号所传送的至少五个列地址命令分组中的多个列输入命令包含有至少四笔存储体地址的设定信息以及十三笔存储器地址的设定信息。9、如权利要求8项所迷的存储器模块，其特征在于该多个列地址信号所传送的至少五个列地址命令分组中的多个列输入命令包含有至少一写入使能输入命令、一自动预充电输入命令以及一突发中断/突发长度输入命令。10、如权利要求5项所述的存储器模块，其特征在于该多个输入接脚包含有.-一行地址芯片选择信号接脚，用来接收一行地址芯片选择信号以选择使用一存储器芯片来接收该多个行地址信号；一列地址芯片选择信号接脚，用来接收一列地址芯片选择信号以选择使用一存储器芯片来接收该多个列地址信号；两个时钟信号接脚，分別用来接收两个时钟信号；一内部中断电阻信号接脚，用来接收一内部中断电阻信号；一时钟使能信号接脚，用来接收一时钟使能信号；一内部中断电阻接脚，用来接收一内部中断电阻信号；一校准信号接脚，用来接收一校准信号；以及一重置信号接脚，用来接收一重置信号。11、一种存取存储器模块的方法，其特征在于包含有于该存储器模块设置多个存储器次模块，其中每一个存储器次模块包含有多个存储器芯片且该多个存储器芯片串联；于该存储器模块设置多组输入接脚，用以接收相同的多个输入信号；以及传送该多个输入信号至相对应的存储器次模块中。12、如权利要求11项所述的存取存储器模块方法，其特征在于该多个存储器次模块以及该多组输入接脚的数量均为二。13、如权利要求11项所述的存取存储器模块方法，特征在于另包含有针对每一个存储器次模块，将多个输入信号经由相对应組输入接脚输入至该存储器次模块的一存储器芯片中。14、如权利要求11项所述的存取存储器模块方法，其特征在于该多个输入信号的信号数为二十九，且该二十九个输入信号包含有两个时钟信号、十六个存储器地址输入信号、三个存储体地址输入信号、一芯片选择信号、一行地址选通信号、一列地址选通信号、一写入使能信号、一时钟使能信号、一内部中断电阻信号、一校准信号以及一重置信号。15、如权利要求11项所述的存取存储器模块方法，其特征在于该多个输入信号包含有至少六个行地址信号，其中每一个行地址信号的一行地址命令分组的长度为一时钟信号的多个时钟周期，且该行地址命令分组包含有多个行输入命令；以及至少五个列地址信号，其中每一个列地址信号的一列地址命令分组的长度为该时钟信号的多个时钟周期，且该列地址命令分组包含有多个列输入命令。16、如权利要求15项所述的存取存储器模块方法，其特征在于该行地址组以及该列地址命令分组包含有四个行输入命令。17、如权利要求16项所述的存取存储器模块方法，其特征在于该多个行地址信号所传送的至少六个行地址命令分组中的多个行输入命令包含有至少四笔存储体地址的设定信息、十六笔存储器地址的设定信息以及四笔存储器控制命令的设定信息，且该四笔存储器控制命令的设定信息用来被译码以产生一存储器控制命令。18、如权利要求16项所述的存取存储器模块方法，其特征在于该多个列地址信号所传送的至少五个列地址命令分组中的多个列输入命令包含有至少四笔存储体地址的设定信息以及十三笔存储器地址的设定信息。19、如权利要求18项所述的方法，其特征在于该多个列地址信号所传送的至少五个列地址命令分组中的多个列输入命令包含有至少一写入使能输入命令、一自动预充电输入命令以及一突发中断/突发长度输入命令。20、如权利要求15项所述的存取存储器模块方法，其特征在于该多个输入信号包含有一行地址芯片选择信号，用来选择使用一存储器芯片来接收该多个行地址信号；一列地址芯片选择信号，用来选择使用一存储器芯片来接收该多个列地址信号；两个时钟信号；一内部中断电阻信号；一时钟使能信号；一校准信号；以及一重置信号。全文摘要本发明提供一种存储器模块，其包含有多个存储器次模块以及多组输入接脚，其中每一个存储器次模块包含有多个存储器芯片且该多个存储器芯片串联，此外，该多组输入接脚分别耦接至该多个存储器次模块，用以接收相同的多个输入信号，其中每一组输入接脚包含有多个输入接脚，用以将该多个输入信号传送至相对应的存储器次模块中。文档编号G11C8/18GK101552029SQ20081009110公开日2009年10月7日申请日期2008年4月2日优先权日2008年4月2日发明者叶志晖申请人:南亚科技股份有限公司