专利名称：具有读出放大器的半导体存储设备及其数据读出方法
具有读出放大器的半导体存储设备及其数据读出方法 相关申请的交叉引用这个美国非临时专利申请要求于2007年1月8日提交的韩国专利申请 No. 10-2007-02091的依据35 U.S.C. § 119的优先权,其整个内容包含在此作 为参考。技术领域本公开涉及半导体存储设备，并更具体地，涉及具有根据预定时序在锁 存类型操作模式上可变的数据总线读出放大器的半导体存储设备。
背景技术：
一般来讲，在半导体存储设备中，读出放大器操作来检测和放大在单元 阵列中存储的低电平信号，并且将检测和放大的信号传输到数据输出緩沖器中。典型的半导体存储设备被组成包括单元阵列、行解码器、位线(BL)读 出放大器、数据总线(DB)读出放大器、列解码器和控制逻辑块。从半导体存储设备的单元中读取数据到外部设备(例如，到存储控制器)的过程如下所述。半导体存储设备的行解码器接收行地址并且激活对应于该 行地址的字线。BL读出放大器由控制逻辑块启动(enabled),并然后锁存激 活字线的单元数据。列解码器接收列地址并且向DB读出放大器提供与列地 址对应的BL读出放大的信息。通过控制逻辑块启动DB读出放大器。DB读 出放大器检测和放大BL读出放大的信息，并且将放大的信号输出到数据输 出緩冲器中。当检测和放大BL读出放大的信息时，DB读出放大器以半锁存类型和全 锁存类型之一进行操作。利用半锁存类型，即使输入信号由于噪声而波动，DB读出放大器仍操 作以输出正确数据。换句话说，即使一旦检测到错误数据，如果此后再次输 入正确数据，则DB读出放大器就会检测并放大重新输入的正确数据并且输出放大的正确数据。因而，半锁存类型的DB读出放大器在改善噪声容限特性方面是有用的。但是半锁存DB读出放大器具有的缺点在于，在电路操作 中存在更多的电流消耗，并且输出信号在它的全范围中摆幅较小。这里，"全 摆幅"指的是一种状态，即将输出信号放大为施加到读出放大器的电源电压 (Vcc)的电平。利用全锁存类型，DB读出放大器可操作为仅仅具有小的电流耗散 (dissipation),同时将输入信号放大至全电源电平。全锁存类型的DB读出 放大器能够以全摆幅操作。但是，当输入信号由于噪声而波动时，全锁存类 型的DB读出放大器可能输出错误数据。换句话说，即使在输入错误数据之 后再次输入正确数据，全锁存类型的DB读出放大器也不能检测并放大正确 数据，而是检测并放大错误数据并且输出放大的错误数据。因此，全锁存类 型的DB读出放大器比半锁存类型的DB读出放大器对噪声更敏感。因此，半锁存类型的DB读出放大器耗散大量电流并具有不充分的全摆 幅，而全锁存类型的DB读出放大器对噪声敏感并且可能产生错误数据。发明内容本发明的示范实施例旨在想要一种具有能够实施稳定的读出放大功能的 DB读出放大器的半导体存储设备、及其数据读出方法。本发明示例性的实施例旨在想要一种具有耐噪声的DB读出放大器的半 导体存储设备、及其数据读出方法。本发明的示例性实施例包括一种半导体存储设备，该设备包括存储单 元阵列，具有沿行和列排列的存储单元；行解码器，选择多行中的一行并且 激活所选择的行；位线读出放大器，检测并放大通过列与选择的行耦接的存 储单元的数据；数据总线读出放大器，检测并放大从位线读出放大器中输出 的数据；和控制逻辑块，在读操作中启动所述位线和数据总线读出放大器， 在预定时间段中以半锁存类型模式操作该数据总线读出放大器，以及在该预 定时间段之后以全锁存类型模式操作该数据总线读出放大器。在这个示例性实施例中，控制逻辑块生成锁存类型选择信号和读出放大 器启动信号。在这个示例性实施例中，响应于读出放大器启动信号的激活，启动该数 据总线读出放大器。在这个示例性实施例中，在从有效时间段开始的预定时间段期间，在读 出放大器启动信号的有效时间段中激活锁存类型选择信号。根据示例性实施例，响应于锁存类型选择信号的激活，数据总线读出放 大器操作为半锁存类型。在这个示例性实施例中，响应于锁存类型选择信号的无效，数据总线读 出放大器以全锁存类型操作。本发明的示例性实施例提供了一种半导体存储设备，该设备包括存储 单元阵列，具有沿行和列排列的存储单元；第一读出放大器，检测并放大通 过列与选择的行耦接的存储单元的数据；和第二读出放大器，检测并放大通 过数据总线从第 一读出放大器输出的数据。第二读出放大器被配置为在第一 读出时间段中操作为半锁存类型，并且在第 一读出时间段之后的第二读出时 间段中操作为全锁存类型。在这个示例性实施例中，第一和第二读出时间段形成第二读出放大器的 有效时间段。本发明的示例性实施例还提供了 一种具有包括沿行和列排列的存储单元 的存储单元阵列的半导体存储设备的数据读出方法。所述方法包括下列步骤 读出并放大通过列与选择的行耦接的存储单元的数据；在第 一读出时间段中， 按照半锁存类型模式读出并放大从数据总线输出的读出和放大的数据；以及 在第 一读出时间段之后的第二读出时间段中，按照全锁存类型模式读出并放 大半锁存类型的读出和放大的数据。在这里可以参考说明书的剩余部分以及附图，实现对本发明示例性实施 例的特性和优点的进一 步理解。
结合下列附图，从以下的描述中，将更详细地理解本发明的示例性实施 例，其中除非另作说明，在各图中相似的附图标记始终表示相似的部分。在 图中图2是图1中图示的数据总线读出放大器的电路图； 图3是示出当存在正常数据的输入时的数据总线读出放大器的操作的时 序图；以及图4是示出当存在错误数据的输入时的数据总线读出放大器的操作的时 序图。
具体实施方式
下面将参看附图更详细地描述本发明的示例性实施例。然而，本发明可 以实施为不同的形式，并且不应该被解释为对在这里阐述的示例性实施例的 限制。相反地，提供这些示例性实施例，以便这个公开将是彻底和完整的， 并且将向本领域中的那些普通技术人员完全表达本发明的范围。在整个附图 中，相似的附图标记始终涉及相似的元件。根据本发明的示例性实施例的半导体存储设备的DB读出放大器在读操 作中的第 一读出时间段期间根据预定时序在半锁存类型模式下操作。如果再 次向其输入正确数据，即使已输入了错误数据，半锁存类型的DB读出放大 器仍检测并放大该正确数据。此外，在以半锁存类型模式操作之后，DB读出 放大器在第二读出时间段期间根据预定时序以全锁存类型模式操作，使读出 的数据为全摆幅，以减少电流耗散。在下文中，将结合附图描述本发明的示例性实施例。图1是根据本发明的示例性实施例的半导体存储设备的方框图。参看图1,根据本发明的这个示例性实施例的半导体存储设备100包括 单元阵列10、 BL读出放大器块(BLSA) 20、 DB读出放大器(DBSA) 30、 列解码器40、控制逻辑块50、行解码器60和输入/输出緩冲器70。 BL读出 放大器20可以被称为"第一读出放大器"，而DB读出放大器30可以被称为 "第二读出放大器"。单元阵列10包括在行(或者字线)和列(或者位线)的矩阵中排列的存 储单元。通过控制逻辑块50控制行解码器60,并且行解码器60通过解码行 地址来选择单元阵列IO的字线。通过控制逻辑块50启动BL读出放大器块20,该控制逻辑块50锁存在 读操作期间由行解码器60选择的字线的单元数据，以及锁存在写操作期间从 外部输入的数据。BL读出放大器块20包括与单元阵列10的每一位线相对应 的多个BL读出放大器。控制逻辑块50控制列解码器40通过解码列地址来选择BL读出放大器20因为BL读出放大器和与其对应的位线连接，所以列解码器40实际上起 到通过解码列地址来选择单元阵列的对应位线的作用。所选择的BL读出放 大器20在写操作中将其锁存数据存储到通过行解码器60选择的字线的对应 单元中，并且在读操作中通过数据总线将其锁存数据输出到DB读出放大器 30。
在读操作期间，通过从控制逻辑块50提供的读出放大器启动信号FRP 启动DB读出放大器30，并且DB读出放大器30检测和放大从BL读出放大 器20输入的数据。DB读出放大器30通过数据输入/输出緩冲器70将读出-放大后的数据输出到外部设备，例如存储控制器。DB读出放大器30响应于 在有效时间段中从控制逻辑块50提供的锁存类型选择信号FRPDB,在预定 时间段期间从开始时间以半锁存类型模式操作，并且在休眠期期间以全锁存 类型模式操作，这将在下面进行详细说明。
如上所述，DB读出放大器30响应于锁存类型选择信号FRPDB以半或 全锁存类型模式操作，并且提供稳定的读出-放大功能和对抗由噪声所导致的 反作用的改进的抗扰性。
图2是在图1所示的系统中使用的DB读出放大器30的电路图。
参看图2,根据本发明的这个示例性的实施例的DB读出放大器30由读 出-方文大电^各31和激活电^各32组成。
读出-放大电路31包括PMOS晶体管MP1、 MP2、 MP3、 MP4和MP5、 以及NM0S晶体管画1、画2、画3、 MN4、 MN5和MN6。激活电路32 由NMOS晶体管MN7形成。
在读出-放大电路31中，PMOS晶体管MP1 ~ MP4的源极与电源端Vcc 连接。PMOS晶体管MP3的栅极与从图1中所示的控制逻辑块50生成的SA 启动信号FRP耦接。PMOS晶体管MP3的漏极与输出端LAT和节点Nl连 接。PMOS晶体管MP4的栅极与从控制逻辑块50生成的SA启动信号FRP 耦接。PMOS晶体管MP4的漏极与输出端LATB和节点N2连接。PMOS晶 体管MP1的栅极通过节点N2与NMOS晶体管MN1的栅极、PMOS晶体管 MP2的漏极以及NMOS晶体管MN2和MN4的漏极连接。PMOS晶体管MP1 的漏极通过节点Nl与PMOS晶体管MP2的栅极、NMOS晶体管MN2的栅 极以及NMOS晶体管MN1和MN3的漏极连接。
NMOS晶体管MN3和MN4的栅极与锁存类型选4奪信号FRPDB耦接。NMOS晶体管MN3的源极通过节点N3与NMOS晶体管MN1的源极、PMOS 晶体管MP5的源极以及NMOS晶体管MN5的漏极连接。NMOS晶体管MN4 的源极通过节点N4与NMOS晶体管MN2的源极、PMOS晶体管MP5的漏 极以及NMOS晶体管MN6的漏极连接。PMOS晶体管MP5的栅极与从控制逻辑块50生成的SA启动信号FRP 耦接。NMOS晶体管MN5的栅极与输入端DIFB耦接，以及NMOS晶体管 MN6的栅极与输入端DIF耦接。NMOS晶体管MN5和MN6的源极共同连 接到NMOS晶体管MN7的漏极。在激活电路32中，NMOS晶体管MN7的栅极与读出放大器启动信号FRP 耦接。NMOS晶体管MN7的源极与地GND连接。使用这个互连结构，激活电路32启动读出-放大电路31,并且读出-放大 电路31以半或全锁存类型模式操作，用于检测输入信号。PMOS和NMOS晶体管MP1和MN1 、以及PMOS和NMOS晶体管MP2 和MN2构成两个反相器。这两个反相器形成如图2中所示的锁存电路。图3是示出当存在正常数据的输入时的图2的DB读出放大器30的操作 的时序图，以及图4是示出当存在错误数据的输入时的DB读出放大器30的 操作的时序图。当图1的半导体存储设备100没有操作时，DB读出放大器30接收低电 平(L)的读出放大器启动信号FRP。将低电平的读出放大器启动信号FRP 施加到激活电路32的NMOS晶体管MN7的栅极以及读出-放大电路31的 PMOS晶体管MP3、 MP4和MP5的栅极。通过低电平的读出放大器启动信 号FRP关断NMOS晶体管MN7，并且从而使读出-放大电路31无效。此外， 响应于低电平的读出放大器启动信号FRP， PMOS晶体管MP3和MP4导通， 以向节点Nl和N2供给电源电压Vcc。然后，将节点Nl和N2充电(或预 充电)到电源电压Vcc。因为节点Nl连接到输出端LAT且节点N2连接到输 出端LATB,所以输出端LAT和LATB被充电到电源电压Vcc,而半导体存 储设备100不进行读操作。在节点Nl充电的电源电压Vcc ,皮施加到PMOS和NMOS晶体管MP2 和MN2的栅极，而在节点N2充电的电源电压Vcc被施加到PMOS和NMOS 晶体管MP1和MN1的栅极。然后，通过节点N2的电压关断PMOS晶体管 MP1,以及通过节点Nl的电压关断PMOS晶体管MP2。通过节点N2的电压导通NMOS晶体管MN1,这样将节点Nl的电压通过NMOS晶体管MN1 提供给节点N3。通过节点Nl的电压导通NMOS晶体管MN2，这样将节点 N2的电压通过NMOS晶体管MN2提供给节点N4。当半导体存储设备100不进行读操作时，通过在BL和DB读出放大器 20和30之间安排的预充电电路(未示出)，将输入端DIF和DIFB充电(或 预充电)到电源电压Vcc。对输入端DIF和DIFB进行预充电的过程与上面 描述的对输出端LAT和LATB进行充电的顺序相同。现在将参看图2和3描述当在半导体存储设备100的读操作中存在正常 数据输入时、DB读出放大器30的操作。DB读出放大器30—旦激活，就接收读出放大器启动信号FRP。读出放 大器启动信号FRP被激活为具有高电平(H)。高电平的读出放大器启动信号 FRP被施加到激活电路32的NMOS晶体管MN7的栅极以及读出-放大电路 31的PMOS晶体管MP3、 MP4和MP5的栅极。通过高电平的读出放大器启 动信号FRP导通NMOS晶体管MN7,并且从而读出-放大电路31被激活。 如图3中所示，仅仅在读出放大器启动信号FRP的高电平时间段期间，激活 读出放大器31。在这个操作期间，通过高电平的读出放大器启动信号FRP关 断PMOS晶体管MP3、 MP4和MP5。DB读出放大器30接收锁存类型选择信号FRPDB,同时接受高电平的读 出放大器启动信号FRP。参看图3中所示的读出放大器启动信号FRP和锁存 类型选择信号FRPDB的时序图，锁存类型选择信号FRPDB在预定时间段期 间保持高电平，并且随后下降到低电平，而读出放大器启动信号FRP保持在 高电平。当读出放大器启动信号FRP保持在高电平时，锁存类型选择信号FRPDB的高电平持续时间形成第一读出时间段，并且锁存类型选择信号FRPDB的低电平持续时间形成第二读出时间段。因此，DB读出放大器30的有效时间由 第 一读出时间段和第二读出时间段组成。如果甚至在读出由噪声导致变形的错误数据之后重新加载正确数据，则 锁存类型选择信号FRPDB的第一读出时间段被设置为具有足以检测和放大 正确数据的持续时间。通过半导体存储设备的制造工艺预先建立锁存类型选 择信号FRPDB的第一读出时间段。在锁存类型选择信号FRPDB的第一读出时间段期间，DB读出放大器30以半锁存类型模式操作。在锁存类型选"f奪信号FRPDB的第二读出时间段期 间，DB读出放大器30以全锁存类型模式操作。参看图2和3，在半锁存类型模式中，DB读出放大器30如下操作。高电平的锁存类型选择信号FRPDB导通NMOS晶体管MN3和MN4。DB读出放大器30通过输入端DIF从BL读出放大器20中接收数据，并 且通过输入端DIFB从BL读出放大器20中接收反转数据。在下文中，将描述当通过输入端DIF存在高电平数据输入时的DB读出 放大器30的操作。参看图3中所示的输入端DIF和DIFB的定时图案，如果输入数据具有 高电平，则DB读出放大器30通过输入端DIF接收高电平信号，并且通过输 入端DIFB接收低电平信号。通过DB读出放大器30的NMOS晶体管MN5 和MN6来^f全测输入数据信号。更具体地说，通过输入端DIF接收的数据信 号被施加到NMOS晶体管MN6的栅极，以及通过输入端DIFB接收的数据 信号被施加到NMOS晶体管MN5的栅极。因为输入数据信号具有低的电压电平，所以用于读出这样的数据信号的 NMOS晶体管MN5和MN6被设计为这样的尺寸，以便甚至能够由低电压导 通。因此，如果通过输入端DIF接收的数据信号是高电平，则NMOS晶体管 MN6导通。同时，经由输入端DIFB接收的低电平的反转数据信号也导通 NM0S晶体管MN5，但是它具有比NMOS晶体管MN6小的传导性。因此， 根据施加到它们的栅极的数据信号的电压电平，在通过NMOS晶体管MN5 和MN6流动的电流量之间存在差别。例如，如果高电平数据信号导通NMOS晶体管MN6而低电平数据信号 也导通NMOS晶体管MN5,那么通过NMOS晶体管MN6的漏极-至-源极通 道流动的电流量相对于通过NMOS晶体管MN5的漏极-至-源极通道流动的电 流量是较大的。换句话说，高电平数据信号剧烈(heavily)导通NMOS晶体 管MN6,而通过低电平数据信号稍微(lighly )导通NMOS晶体管MN5。DB读出放大器30操作以从流过NMOS晶体管MN5和MN6的漏极-至-源极通道的电流量之间的差值检测输入数据。在下文中，高电平数据信号促 使相对较大的电流流过的NMOS晶体管MN5和MN6之一的情况称为"导通 状态"。类似地，高电平数据信号促使相对较小的电流流过的NMOS晶体管 MN5和MN6的中另 一个的情况称为"关断状态'，。高电平数据信号使得NMOS晶体管MN6习惯处于导通状态。如上所述， 在激活DB读出放大器30之前，NMOS晶体管MN1和MN2习惯处于导通 状态，并且节点Nl和N2被充电到电源电压Vcc。因为NMOS晶体管MN6 处于导通状态，并且NMOS晶体管MN2、 MN4和MN7导通，所以节点N2 放电到地电压GND。因此，节点N2的电势下降到低电平。因为节点N2处于低电平，所以PMOS晶体管MP1导通而NMOS晶体 管MN1关断。因此，经由PMOS晶体管MP1将电源电压Vcc提供给节点 Nl。然后，节点N1;故充电到电源电压Vcc，并变成高电平。尽管NMOS晶 体管MN3导通，NMOS晶体管MN5稍微导通，但是如上所述仍习惯处于关 断状态。因为少量电流从节点Nl流出到地电压GND，所以在节点Nl处生 成了图3中所示的与放电电流一致的压降AV。通过输出端LAT输出节点Nl的电压，而通过输出端LATB输出节点N2 的电压。因此，参看在图3中所示的在输出端LAT和LATB处的定时图案中 的半锁存时间段，节点N1的电势处于高电平，但是比电源电压Vcc低了压 降△ V。因为节点Nl的电势低于电源电压Vcc，所以NMOS晶体管MN2比 当电源电压Vcc施加到其时更轻^t地导通。因此，来自节点N2的电流无法 流出以将节点N2的电压降低到0V。换句话说，如上所述，PMOS晶体管 MP1和MP2、以及NMOS晶体管MN1和MN2形成两个反相器的锁存结构。 节点N2的电势与节点N1的电势在电压电平上相反。参看在图3中所示的输 出端LAT和LATB处的定时图案中的半锁存时间段，节点N2的电势是低电 平，但是增加了压降AV。在全锁存类型操作模式中，DB读出放大器30如下操作。如果锁存类型选择信号FRPDB变为低电平，则低电平的锁存类型选择信 号FRPDB关断NMOS晶体管MN3和MN4。因此，DB读出放大器30以全 锁存类型模式操作。因为在半锁存类型模式中NMOS晶体管MN3关断并且NMOS晶体管 MN1关断，所以节点Nl的电压不能放电为地电压GND。因此，流入地电压 GND的电流量减少，并且节点N1的电压变为电源电压Vcc而没有压降。参 看在图3中所示的输出端LAT和LATB处的定时图案中的全锁存时间段，因 为在节点N1的电势中不存在压降AV，这不同于半锁存类型模式的情况，所 以其被完全充电到电源电压Vcc。因为节点Nl的电压是电源电压Vcc并且节点N2的电势与节点N1的电势相反，所以节点N2的电势变为比在半锁存类 型模式的情况中更低的电势。在图3中所示的输出端LAT和LATB的定时图 案的全锁存时间段中图示了节点N1和N2的电压电平。参看在图3中所示的输出端LAT和LATB处的定时图案中的全锁存时间 段，节点Nl和N2之间的电压间隙△ V是由于电源电压Vcc放大输入数据信 号的差值而产生的。DB读出放大器30的这种操作被称作"全摆幅"操作。 因此，在全锁存类型模式下的DB读出放大器30在全摆幅范围内操作。此外， 在全锁存类型模式下的DB读出放大器30能够降低电流耗散，因为它比在半 锁存类型模式的情况消耗较小的放电到地电压GND的电流。此外，如果存在通过输入端DIF的低电平数据的输入，则DB读出放大 器30与其中存在通过输入端DIF的高电平数据的输入的前者情况相反地操 作，因此这种情况不再进一步进行详细描述。现在，参看图2和4,将描述当在半导体存储设备100的读操作中存在 错误数据输入时的DB读出放大器30的操作。根据读出放大器启动信号FRP和锁存类型选择信号FRPDB， DB读出放 大器30的晶体管的状态和操作与如上所述的那些相似，因此不再进一步描述 它们。当存在错误数据输入时，在半锁存类型模式下的DB读出放大器30如下操作。高电平的锁存类型选择信号FRPDB导通NMOS晶体管MN3和MN4。 DB读出放大器30通过输入端DIF从BL读出放大器20中接收数据，并且通 过输入端DIFB从BL读出放大器20中接收反转数据。如果存在通过输入端DIF的高电平数据的输入，则DB读出放大器30如 下操作。通过输入端DIF接收的正常数据是高电平，而通过输入端DIFB接收的 正常数据是低电平。但是，参看图4中所示的输入端DIF和DIFB的定时图 案的噪声时间段(Noise)，由于噪声电平，所以通过输入端DIF接收的数据 比通过输入端DIFB接收的数据的电压电平低。换句话说，DB读出放大器30 无意中接收错误数据，然而，NMOS晶体管MN6比NMOS晶体管MN5具 有较小的传导性。此外，在DB读出放大器30中通过输入端DIFB接收的错 误数据导通NMOS晶体管MN5比NMOS晶体管MN6更大的程度。因此，NMOS晶体管MN5习惯处于导通状态，而NMOS晶体管MN6习惯处于关断状态。因为NMOS晶体管MN4习惯处于导通状态，并且NMOS晶体管MN1、 MN3和MN7导通，所以节点Nl的电压被放电到地电压GND。然后，如图 4的用于输出端LAT和LATB的时序图中所示，节点Nl的电压是低电平， 其低于节点N2的电压。因为节点N1的电压是低电平，所以节点N2变成比 节点N1的电压高的高电平。根据在图4中所示的用于输入端DIF和DIFB的定时图案中的正常时间 段(Normal), DB读出放大器30在由噪声所引起的错误数据的输入之后再次 接收正常数据。因此，DB读出放大器30通过输入端DIF接收高电平数据， 并且通过输入端DIFB接收低电平数据。当存在通过输入端DIF的高电平数 据的输入时在半锁存类型模式下操作的DB读出放大器30的操作与当存在正 常数据的输入时在半锁存类型模式下操作的DB读出放大器'30的操作相同。 因此，节点N1的电压变成高电平，而节点N2的电压变成低电平。参看图4 中所示的用于输出端LAT和LATB的时序图的半锁存时间段，如果输入错误 数据并且此后向其输入正确数据，则在半锁存类型模式下操作的DB读出放 大器30检测并放大正确数据，并且输出放大的正确数据。如果当在图4中所示的用于输入端DIF和DIFB的噪声时间段(Noise ) 中存在错误数据输入时，DB读出放大器30在全锁存类型模式下操作，节点 Nl转到低电平，并且节点N2转到高电平。因为DB读出放大器30在全锁存 类型模式下操作，所以NMOS晶体管MN3和MN4关断。因为节点N1被驱 动到低电平，所以NMOS晶体管MN2关断。因为节点N2被驱动到高电平， 所以NMOS晶体管MN1习惯处于导通状态。此后，如果存在正常数据(即 正确数据)输入，则通过输入端DIF接收的高电平数据导通NMOS晶体管 MN6。通过输入端DIFB接收的低电平数据关断NMOS晶体管MN5。因为 NMOS晶体管MN2 MN4关断并且NMOS晶体管MN5习惯处于关断状态， 所以节点N1和N2的电压电平保持不变。因此，在全锁存类型模式下的DB 读出放大器30检测并放大错误数据。然而，如果在输入错误数据之后输入正确数据，在半锁存类型模式下的 DB读出放大器30操作以检测和放大正确数据，其改善了噪声容限特性。如果锁存类型选择信号FRPDB转到低电平，则NMOS晶体管MN3和14MN4关断。在这时候，DB读出放大器30以全锁存类型模式操作。在图4的 用于输入端DIF和DIFB的正常时间段中，在全锁存类型模式下的DB读出 放大器30检测和放大正常数据。在此期间，在全锁存类型模式下的DB读出 放大器30以和当如上所述存在正常数据输入时相同的方式操作。因此，在全 锁存类型模式下的DB读出放大器30在全电压摆幅范围内操作。参看图3中 所示的用于输出端LAT和LATB的时序图的全锁存时间段，节点Nl和N2在全锁存类型模式下操作的DB读出放大器30能够比在半锁存类型模式 的情况降低更多的电流耗散，因为它消耗流入到地电压GND的更少量电流。因此，根据本发明的示例性实施例的半导体存储设备的DB读出放大器 在读操作中的第 一读出时间段期间根据预定时序在半锁存类型模式下操作。 如果再次向其输入正确数据，即使已输入过错误数据，在半锁存类型模式下 的DB读出放大器仍检测和放大正确数据。此外，在以半锁存类型模式操作 之后，DB读出放大器在第二读出时间段期间根据预定时序以全锁存类型模式 操作，使读出的数据为全摆幅，以降低电流耗散。根据本发明的示例性实施例，具有由于预定时序而使得锁存类型模式可 变的DB读出放大器的半导体存储设备在稳定放大性能以及增强对噪声的抗 扰性方面是有利的。以上公开的主题将被看作例证性的，而不是限制性的，并且所附权利要 求意欲覆盖落入本发明真实的精神和范围之内的所有这些修改、增强及其他 示例性实施例。因此，在法律允许的最大程度上，本发明的范围将通过对下 列权利要求和它们的等效物的最宽的可允许的解释来确定，而不应该由上述 详细描述来约束或限制。
权利要求
1. 一种半导体存储设备，包括存储单元阵列，包括沿行和列排列的存储单元；行解码器，选择多行中的一行并且激活所选择的行；位线读出放大器，检测并放大通过列与选择的行耦接的存储单元的数据；数据总线读出放大器，检测并放大从位线读出放大器中输出的数据；和控制逻辑块，在读操作中启动所述位线和数据总线读出放大器，在预定时间段中以半锁存类型模式操作该数据总线读出放大器，以及在该预定时间段之后以全锁存类型模式操作该数据总线读出放大器。
2、 如权利要求1所述的半导体存储设备，其中该控制逻辑块生成锁存类 型选择信号和读出放大器启动信号。
3、 如权利要求2所述的半导体存储设备，其中响应于该读出放大器启动 信号的激活，而启动该数据总线读出放大器。
4、 如权利要求2所述的半导体存储设备，其中在从该读出放大器启动信 号的有效时间段开始的预定时间段期间，在该有效时间段中激活该锁存类型 选择信号。
5、 如权利要求4所述的半导体存储设备，其中响应于该锁存类型选择信 号的激活，该数据总线读出放大器以半锁存类型模式操作。
6、 如权利要求4所述的半导体存储设备，其中响应于该锁存类型选择信 号的去激活，该数据总线读出放大器以全锁存类型模式操作。
7、 一种半导体存储设备，包括 存储单元阵列，包括沿行和列排列的存储单元；第 一读出放大器，检测并放大通过列与选择的行耦接的存储单元的数据；和第二读出放大器，检测并放大通过数据总线从该第一读出放大器输出的 数据，其中第二读出放大器被配置为在第 一读出时间段中以半锁存类型模式操 作，并且在第 一读出时间段之后的第二读出时间段中以全锁存类型模式操作。
8、 如权利要求7所述的半导体存储设备，其中所述第一和第二读出时间 段形成该第二读出放大器的有效时间段。
9、 一种半导体存储设备的数据读出方法，该半导体存储设备具有存储单元阵列，该存储单元阵列包括沿行和列排列的存储单元，所述方法包括 读出和放大通过列与选择的行耦接的存储单元的数据； 在第一读出时间段中，以半锁存类型模式读出和放大从数据总线输出的读出和放大的数据；以及在第 一读出时间段之后的第二读出时间段中，以全锁存类型^f莫式读出和放大半锁存类型模式的读出和放大的数据。
全文摘要
一种半导体存储设备包括存储单元阵列，包括沿行和列排列的存储单元；行解码器，选择多行中的一行并且激活所选择的行；位线读出放大器，检测并放大通过列与选择的行耦接的存储单元的数据；数据总线读出放大器，检测并放大从位线读出放大器中输出的数据；和控制逻辑块，在读操作中启动所述位线和数据总线读出放大器，在预定时间段中以半锁存类型模式操作该数据总线读出放大器，以及在该预定时间段之后以全锁存类型模式操作该数据总线读出放大器。
文档编号G11C7/08GK101256825SQ20081009200
公开日2008年9月3日 申请日期2008年1月8日 优先权日2007年1月8日
发明者韩公钦 申请人:三星电子株式会社