专利名称：：存储器中的冗余方案的制作方法
技术领域：
：本发明涉及存储器冗余方案，且明确地说，涉及使用配对控制器芯片(companioncontrollerchip)来为存储器芯片提供行和列冗余功能。
背景技术：
：存储器系统中的冗余用于为有缺陷或损坏的存储器单元提供替换存储器单元。使EEPROM和快闪存储器的存储能力更大以满足不断增加的存储器要求。通常，EEPROM和快闪存储器装置在单一芯片或单一集成电路封装配置中可用。典型的存储器装置集成电路封装含有存储器阵列和若干其它电路，其中包含存储器控制器或微控制器和用于(例如)寻址、编程和擦除存储器阵列内的存储器单元的各种其它电路。传统上，已在存储器芯片本身中接近列(COL)和行(ROW)地址解码电路处用各种冗余方案对有缺陷存储器单元进行替换。康利(Conley)等人的第6,760,255号美国专利描述一种非易失性存储器系统，在所述非易失性存储器系统中，存储器控制器管理多个存储器芯片上的冗余。存储器装置缺陷数据在制造过程期间被发现，并存储作为每一存储器芯片的单一信息记录。存储器控制器有权存取此信息，并使用缺陷数据来将用户数据的存储重定向在有缺陷存储器周围以及重定向到替代位置中。梶本(Kajimoto)等人的第5,084,838号美国专利描述安装在能够将存储器电路耦合在一起的大规模集成电路上的多个存储器集成电路。多个冗余存储器装置经并入以替换有缺陷的存储器电路。冗余存储器控制器(单独的装置)用于监视低阶地址位，并协调冗余行或列的使用以替换有缺陷的存储器电路中的对应位置。冗余存储器控制器使用先前存储的替代存储器地址来重新映射有缺陷位置处的存储器存取。尽管控制器和存储器电路集成在晶片级，但在操作上它们是单独的装置。奈维尔(Nevill)等人的第5,764,574号美国专利描述一种用于多组件半导体装置的个别组件的独立冗余编程的方法和设备。多芯片存储器模块包含多个存储器装置，每一存储器装置具有用于有缺陷存储器单元的后端修复的冗余电路。当将编程信号的预定组合施加到冗余装置的特定端子时，冗余行或列被并入。特定组的信号路由允许单独的装置管理冗余存储器电路的替代。以此方式，冗余并入在由多个装置组合件形成的存储器系统上。使芯片上冗余电路用于越来越大的存储器的现有技术方法的缺点包含由于所述额外电路而使复杂性和制造成本增加。对于某些存储器结构，需要使位于存储器装置芯片上的控制逻辑或控制电路减小或减到最小。还需要使用于与主机接口电路介接的存储器引脚的数目减到最小。
发明内容一种方法以用于读取快闪存储器芯片的单独配对控制芯片来提供列冗余。所述方法包含将正常数据字节和冗余列数据字节从快闪存储器芯片转移到快闪存储器芯片中的页寄存器中。冗余列数据字节含有用于对应有缺陷快闪存储器单元的一个或一个以上正确位。所述方法包含将冗余列数据字节从快闪存储器芯片中的页寄存器转移到配对控制芯片中的移位寄存器；将正常数据字节从快闪存储器芯片中的页寄存器取到配对控制芯片中；以及在配对控制芯片中检查所取的正常数据字节的地址是否针对有缺陷的存储器位置。如果所取的正常数据字节的位均不来自有缺陷的存储器单元，那么将所述正常数据字节存储在配对控制芯片中的页寄存器中。如果所取的正常数据字节的位中的至少一者来自有缺陷的存储器单元，那么在配对控制芯片中使所述正常数据字节与对应的冗余数据字节组合以为外部用户提供具有正确位的正确数据字节。另一方法以单独配对控制芯片用于以传入数据位对快闪存储器芯片进行编程来提供列冗余。所述方法包含将有缺陷的快闪存储器单元的地址存储在单独配对控制芯片中，以及将传入数据位的地址与有缺陷的快闪存储器单元的地址进行比较。如果接收到针对有缺陷的快闪存储器单元的传入数据位，那么将对应数据位存储在配对控制芯片中的冗余字节寄存器中。所述方法包含将所有无缺陷存储器单元的数据字节转移到快闪存储器芯片中的页寄存器中，以及随后将冗余字节寄存器的内容转移到快闪存储器芯片中的页寄存器中的冗余列中。另一实施例包含一种方法，所述方法将单独配对控制芯片用于非易失性存储器装置的一个或一个以上有缺陷存储器单元的列冗余。所述方法包含将有缺陷的快闪存储器单元的地址存储在单独配对控制芯片中。对于读取操作模式，所述方法包含将冗余列数据字节从快闪存储器芯片中的页寄存器转移到配对控制芯片中的移位寄存器；在配对控制芯片中检查所取的正常数据字节的地址是否针对有缺陷存储器位置。如果所取的正常数据字节的位中的至少一者来自有缺陷的存储器单元，那么所述方法包含在配对控制芯片中使所述正常数据字节与对应的冗余数据字节组合以提供具有正确位的经校正的数据字节。所述方法还包含向外部用户读出来自无缺陷存储器单元的数据字节和经校正的数据字节。对于编程操作模式，所述方法包含将传入数据位的地址与有缺陷的快闪存储器单元的地址进行比较。如果接收到针对有缺陷的快闪存储器单元的传入数据位，那么将对应的数据位存储在配对控制芯片中的冗余字节寄存器中。将所有无缺陷存储器单元的数据字节转移到快闪存储器芯片中的页寄存器中。随后，将冗余字节寄存器的内容转移到快闪存储器芯片中的页寄存器中的冗余列中。附图并入本说明书中并形成本说明书的一部分，本发明的实施例，并与描述内容一起用于阐释本发明的原理图1是具有与非易失性存储器芯片介接的配对控制芯片的非易失性存储器系统的框图。图2是非易失性芯片中的接口电路的较详细框图。图3是具有存储器芯片的更多细节的非易失性存储器系统的框图。图4是非易失性存储器系统的操作的流程图。图5A是说明损坏的行的检测以及对那些损坏的行的地址的后续处理的流程图。图5B是说明非易失性存储器系统的行冗余操作的流程图。图6A是说明损坏的列的检测以及对那些损坏的列的地址的后续处理的流程图。图6B是说明非易失性存储器系统的列冗余操作的流程图。图7是说明非易失性存储器系统的读取操作模式的流程图。图8是说明非易失性存储器系统的编程或写入操作模式的流程图。图9是说明非易失性存储器系统的擦除操作模式的流程图。具体实施例方式快闪和EEPROM装置要求控制电路执行读取、擦除和编程操作。有时更有效的是在单独的配对控制芯片中提供若干存储器控制电路，且以便使单独存储器芯片内所需要的控制逻辑减到最小。图1展示包含配对控制芯片101和非易失性存储器装置102的非易失性存储器系统100。阿杜苏米利(Adusumilli)等人在2006年3月29日申请(转让给本申请案的受让人)的题为"多芯片集成存储器系统中的芯片外微控制和接口(Off-ChipMicroControlandInterfaceinaMultichipIntegratedMemorySystem)"的第11/393,549号美国专利申请案以引用的方式并入本文中。此文献揭示仅快闪存储器装置与配对控制芯片之间的双芯片接口。配对控制芯片101向用户(未图示，例如计算机等)提供外部接口。配对控制芯片IOI控制非易失性存储器装置102所执行的或与非易失性存储器装置102交互的各种操作。示范性通信与存储器控制接口103在配对控制芯片101与非易失性存储器装置102之间提供所需的控制以及数据和地址信号。配对控制芯片101可以是微控制器、状态机，或经配置以与单一非易失性存储器装置102或与多个非易失性存储器装置(视需要)介接的其它电路。非易失性存储器装置102是(例如)包含支持通信与存储器控制接口103的电路或逻辑的非易失性存储器阵列，例如256兆位快闪存储器或EEPROM装置。本发明不限于任何特定存储器大小。通信与存储器控制接口103包含以下各项高电压4线接口总线IIO(HVPIN)，其向存储器阵列或存储器装置102提供高电压控制信号；高电压复位接口线112(HVRST)，其向存储器装置102提供复位信息；时钟(CLK)线114，其向存储器装置102提供定时信息；以及8线地址、数据和命令接口(ADIO[7:0])总线116,其在配对控制器101与非易失性存储器装置102之间提供双向命令、数据和地址信息。配对控制器芯片101在时钟线114上提供时钟控制或定时信号。在存储器控制接口103的一个实施例中，高电压4线接口总线IIO提供四个高电压引脚或信号线以控制存储器装置102内的存储器阵列(未图示)的各种操作。高电压接口103上所呈现的信令信息由配对控制芯片101产生并控制。地址、数据和命令接口总线116包含用于交换命令、存储器阵列地址信息和存储器阵列数据的八个双向经多路复用的地址/数据/控制信号线。地址、数据和命令接口总线116还用于使存储器装置102复位，以发送命令或改变配对控制芯片101或存储器装置102的操作模式。配对控制芯片101将改变地址、数据和命令接口116的模式的命令发送到存储器装置102。举例来说，如果配对控制芯片101信令存储器装置102地址、数据和命令接口总线116将在单向模式下操作，那么配对控制芯片101将地址发送到存储器装置102，从而使存储器装置102暂停在发送地址操作期间向配对控制芯片101进行发送。并且，地址、数据和命令接口总线116可在地址、数据和命令接口总线116线上多路复用任何命令、地址信息或数据信息。高电压复位接口线112(HVRST)在单一互连线上实施，且用于通过施加大于高逻辑值的电压或表示"1"逻辑值的电压的高电压来使存储器装置102复位。用于高电压复位接口线112(HVRST)或高电压接口110(HVPIN)的高电压由在控制器101和存储器装置102外部的电路(未图示)产生，或可由控制器101产生。存储器装置102还锁存髙电压复位信号。当在1.8V到OV的范围内使用信令时，高电压复位接口线112充当命令或模式启用指示器。高电压复位接口线112还可用于传输标准逻辑信号。举例来说，高电压复位接口线112可用作信号线以指示存储器装置102在预选的操作模式下操作。地址、数据和命令接口总线116引脚或线上的信令的方向也可通过将来自配对控制芯片101的命令经由地址、数据和命令接口116发送到存储器装置102来确定。VDD和GND电压为两个芯片所共同，所述两个芯片可视所采用的电压路径(2.5或3.3V)而短路在一起。除非模式控制改变为不同模式且命令涉及读出数据或读出状态，否则ADIO引脚全部被默认为设置在输入模式中。一旦被设置，ADIO的方向就是固定的，直到断言新的命令为止。存储器芯片102的复位用于初始化内部寄存器，并用于使存储器芯片102中的状态机复位(视需要)。初始化复位不与两个芯片的加电同时提供，而是受配对控制芯片延迟。在复位时间期间，来自存储器芯片102中的冗余融合和配置融合的信息被下载到配对控制芯片101中。此融合信息在整个正常操作期间保持。这是使用初始操作模式而进行的。此融合信息在配对控制芯片101中使用以在数据流操作期间动态地用来自冗余存储器单元的冗余数据替换或改变来自有缺陷存储器单元的数据。表l包含示范性命令功能、示范性控制代码或操作代码、对地址、数据和命令接口ADIO[7:0]总线116的影响和关于每一功能或控制代码的一般注释的列表。举例来说，擦除操作在通信方向或地址、数据和命令接口116上所提供的信令方面不对地址、数据和命令接口总线116产生影响。表l<table>tableseeoriginaldocumentpage10</column></row><table><table>tableseeoriginaldocumentpage11</column></row><table>图2更详细地说明非易失性存储器装置102内的接口103和电路。配对控制芯片101通过存储器控制接口103连接到存储器装置102。地址、数据和命令接口(ADIO[7:0])总线116的八条线被分离成由三个高阶位位置组成的群码线(groupcodeline)(ADIO[7:5])116a和由五个低阶位位置组成的控制数据线(ADIO[4:0])116b。群码线116a连接到八分之一解码器120的输入端子。控制数据线116b并联连接到八个5X选择器122a、122b、...122h的每一者的输入端子。八条八分之一选择线124a、124b、...124h的每一者从八分之一解码器120的输出端子分别连接到5X选择器122a、122b、...122h中的对应一者的启用输入引脚EN。5X选择器122a、122b、...122h的每一者产生形成八个控制数据线群组126a、126b、...126h的一者的五条输出线。控制数据线群组126a、126b、...126h的每一者连接到控制寄存器128内的八个控制群组128a、128b、...128h的对应一者。控制群组128a、128b、...128h的每一者横跨五个位位置的范围。低阶控制群组128a横跨位位置[4:0]，六个中间控制群组横跨位位置[5:34]，且高阶控制群组450h横跨位位置[35:39]，控制寄存器128中总共横跨位置[39:0]的40个位位置。在微控制模式(对应于之前所描述的微控制功能)下，由群码线116a承载的群码经解码以在八分之一选择线124a、124b、...124h的一者上将选择信号(未图示)提供给5X选择器122a、122b、...122h中的对应一者的启用输入引脚EN。允许控制数据线116b上的一组控制数据(下文中例示)通过选择信号而传播到控制群组128a、128b、...128h中的对应一者。施加到5X选择器122a、122b、...122h中的选定一者的选择信号允许控制数据通过来自选定的5X选择器的控制数据线群组126a、126b、...126h中的一者而传播。以此方式，将控制数据传播到控制群组中具有对应群码的一者。借助循环通过群码序列并供应用于每一群码的一组对应控制数据，在控制寄存器128中汇编完整的控制字。表2使群码116a与控制群组128a、128b、...128h中的对应一者中接收的示范性控制数据相关。表2<table>tableseeoriginaldocumentpage12</column></row><table>利用除了上文列举的具有控制数据值00000的那些群码条目外的所有群码条目，在控制寄存器128中形成控制字，其值为01000—00000—00000—00000—00000—OOOOOJ0101_11111在系统操作中，在一个时钟循环中对群码值进行解码，且在第二循环中将控制数据锁存在控制寄存器128的相应控制群组中。对于八个控制群组，需要16个时钟循环来加载40位控制字。所述控制字的40个位用于执行存储器装置102内的所有基本编程和读取操作。图3是具有存储器芯片102的更多细节的图2的非易失性存储器系统100的框图。此图展示通过存储器控制接口103与存储器芯片102通信的配对控制芯片101。非易失性存储器装置102在图中展示为具有解码器与选择电路150。解码器与选择电路150包含八分之一解码器120和八个5X选择器122a、122b、...122h，其两者均更详细地展示于图2中。5X选择器122a、122b、...122h中的每一者产生形成八个控制数据线群组126a、126b、...126h中的一者的五条输出线。控制数据线群组126a、126b、...126h中的每一者连接到控制寄存器128内的八个控制群组128a、128b、...128h中的对应一者。如先前所描述，控制群组128a、128b、...128h中的每一者横跨五个位位置的范围。低阶控制群组128a横跨位位置[4:0]，六个中间控制群组横跨位位置[5:34],且高阶控制群组450h横跨位位置[35:39]，控制寄存器128中总共横跨位置[39:0]的40个位位置。控制寄存器128的位用于执行存储器装置102内的所有基本编程(写入)和读取操作。在一个实施例中，需要16个时钟循环，以控制寄存器128中每5个控制位的区块使用2个时钟循环的方式加载控制寄存器。控制寄存器128在X地址总线152上将各个行或x地址信号提供给包含x缓冲器、锁存器和x解码器电路的x地址电路154。来自x解码器的输出信号在总线156上提供给快闪存储器阵列160的各个行。控制寄存器128还在Y地址总线162上将各个列或y地址信号提供给包含y缓冲器、锁存器和y解码器电路的y地址电路164。来自y解码器的输出信号在总线166上提供给Y选通电路168。控制寄存器128进一步在控制总线172上将控制信号提供给状态机174。状态机174在控制总线176上将控制信号提供给x和y地址电路154、164、快闪阵列160，并提供给I/0缓冲器与锁存器电路178。电路178通过2向总线180连接到Y选通电路168的I/O端子。电路178还视情况通过2向总线182连接到用于2向I/O总线186上所提供的输入/输出列位I/O[7:0]的输出驱动器/接口电路184。控制寄存器128还在连接到I/O缓冲器与锁存器电路178的数据总线192上提供和接收数据信号。页寄存器194提供在快闪存储器阵列160与y选通电路168之间。快闪存储器阵列160被组织为528个字节的页，其中512个字节为数据，且16个额外字节被提供作为用于管理页的数据完整性的带外备用字节。这些额外字节用于标记不良区块，以获得检查和、误差校正码等。参看图4，且参看图1、图2和图3，示范性编程操作的流程图200以由配对控制芯片101在地址、数据和命令接口总线116上传输的编程操作或控制代码的提交开始。配对控制芯片101初始在框210中指令存储器装置在编程或写入操作模式下操作，以对存储器装置102内的选定存储器单元或选定范围的存储器单元进行编程。根据此第一框，可在存储器装置102内设置全局信号，或者也可在存储器装置内执行一般复位操作。接下来，在框220中，配对控制芯片101在步骤220中指令存储器装置102在传入地址模式(地址输入)下操作，其中(例如)所述命令后面接着是持续预定数目个时钟循环的特定地址或地址范围。在特定实例中，传入地址模式命令发送到存储器装置102，后面接着是四个时钟循环的周期期间的特定32位地址，其中八条接口线用于实施地址、数据和命令接口总线116。一般来说，当存储器装置102在传入地址模式下操作时，存储器装置102将完整的地址或地址范围锁存到列和行地址寄存器中。在框230中，在存储器装置102已锁存地址之后，配对控制芯片101指令存储器装置102在传入数据模式(数据输入)下操作。传入数据模式命令后面接着是待载入或编程到存储器装置102的存储器阵列中的特定数据字节。特定数据接着被编程或存储在存储器装置102的页寄存器中处于编程操作期间所指定的地址或位置处。在框240中，配对控制芯片101可指令存储器装置102在微控制MCTRL模式下操作，所述微控制MCTRL模式允许存储器装置102从配对控制芯片IOI接收微控制信号。微控制操作模式允许控制器101控制存储器阵列的若干部分或存储器装置102的其它部分，例如内部读出放大器(internalsenseamplifier)。在微控制操作模式期间，配对控制芯片101还可请求多种状态指示符(视需要)。状态指示符视特定指令而变化。举例来说，在编程操作的此情况下，配对控制芯片101可请求已执行了多少个内部编程循环。在已完成编程或其它操作之后，框250指示退出单操作模式，且存储器装置102和配对控制芯片101准备实施下一操作。在退出框250处，配对控制芯片101或存储器装置102可自动启始内部复位命令。或者，使复位成为微控制器操作中的软复位的一部分。冗余逻辑通过使用配对控制芯片101,列和行冗余均在存储器芯片102外部执行。8个区块可用于支持行冗余，且32个冗余列位或4个字节可用于日期替换以支持列冗余。在后端测试期间发现损坏的行和列的地址。损坏的存储器单元的这些地址接着存储在存储器芯片102中的融合中。在复位时，配对控制芯片IOI读取存储在存储器芯片102中的融合信息，且接着将融合所提供的信息存储在配对控制芯片101中。行冗余要求在后端生产测试之后将冗余地址位存储在快闪存储器中。因此寻址有缺陷的行区块所需的位的数目计算如下寻址一个区块所需的地址位的数目为10个位+1个设置/启用位。冗余区块/平面的数目为4。每芯片的平面数目为2。此方案中所需的地址位的总数目为88个位。当实施列冗余以替换具有不良位线的"不良"半字节时，有可能计算需要存储在融合中的地址位的数目，如下寻址一个页内的一个半字节所需的位的数目为12(10个列位+1个半字节位置+1个设置/启用位)。每列的半字节数目为8个半字节。存储器内的平面数目为2。此方案中所需的地址位的总数目为8x12x2=192个位。存储在具有当前结构的存储器中的位的总数目为192+88或280个位，或对于行和列冗余均为35个字节。行冗余为了替换损坏的行，配对控制芯片101使用地址替代以每当用户对损坏的行进行操作时就将向存储器芯片提供经修改的地址。用4个可用的冗余区块中的一者来替换损坏的区块。配对控制器芯片101通过将其原始地址动态地转换为新地址来掩盖损坏的行。在读取/写入操作期间将新地址提供给存储器芯片。或者，配对芯片在状态读取期间将地址提供给用户。内部地址不同于外部地址，外部地址被视为虚拟地址。图5A是说明损坏的行的检测以及对那些损坏的行的地址的后续处理的流程图300。在框310中，后端测试产生损坏的行的地址。俘获有故障、有缺陷或不良行地址的过程是一次性任务，且在芯片被分配以供正常使用之前进行。在框320中，将损坏的行的地址编程到快闪存储器芯片中的融合中。在框330中，在存储器系统初始化之后将存储在融合中的损坏的行的地址信息加载到配对控制器芯片中。损坏的行的地址的加载在复位操作期间进行。图5B是说明针对每一正常读取操作的非易失性存储器系统的行冗余操作的流程图335。在框340中，存储器系统的配对控制芯片接收新的存储器行地址。在决策框350中，配对控制芯片将正试图存取快闪存储器的行地址与损坏的行地址进行比较。如果不存取损坏的行地址，那么框350将系统导引到保持未损坏的行地址的框360。如果存取损坏的行地址，那么框350将系统导引到用冗余行地址替换损坏的行地址的框370。在框380中，存储器系统继续从具有由框360提供的地址的行读取数据或将数据写入到所述行，或写入到具有由框370提供的地址的冗余行。系统接着返回到框340，以继续接收另一新的存储器行地址。存储器阵列内部的"真实"地址被掩盖，且配对控制芯片提供虚拟地址。列冗余对于列冗余，本发明提供一种向用户提供透明度的技术-即，用户不因使用本发明而付出代价。此外，本发明提供灵活性，S卩，外部配对控制芯片在存储器芯片外部提供对所使用的特定冗余方案(位、半字节、字节、列等)的控制，而不需要存储器芯片本身上的任何电路。关于灵活性，因为存储器芯片本身中不存在特定冗余硬件，所以控制器芯片单独地容易被改变，以修改存储器芯片上所使用的列冗余的特定类型。先前，一种方法是在存储器芯片本身中具有冗余。要求存储器芯片本身是灵活的(即，能够处理各种类型的冗余方案)将需要存储器芯片中用于所使用的每一特定类型的冗余(位、字节等)的额外逻辑电路。每一类型的冗余将占据存储器芯片上的额外空间。由于配对控制芯片能够容易地向存储器芯片指配特定种类的列冗余(例如，单一线、位、半字节、位线对、完整字节、32列，其中唯一限制是可用的冗余列的数目)而获得灵活性。存储器芯片因此将不必为所使用的每一类型的列冗余付出额外空间的代价。因此，通过利用配对控制芯片，使用控制器芯片而不是存储器芯片本身来提供若干不同的冗余方案。以配对控制芯片101替换存储器装置的页寄存器中的字节、半字节或位来实施列冗余。可用四个可用冗余字节(32个位)中的一者来替换页的总共528字节内的损坏的字节。将4个冗余字节组织为配对控制芯片中的32位移位寄存器，且32位移位寄存器的内容在微控制MCTRL模式期间移进/移出存储器芯片中的页寄存器。在读取操作模式期间，这些字节在微控制模式开始时移出。在编程操作模式期间，这些字节在微控制操作结束时移位。在存储器中在编程或读取操作中优先对冗余字节信息起作用。由于微控制模式期间可用于控制的控制信号的数目有限，所以列冗余可在读取操作期间实施为32位并行移进、4位移出。所述移出也可以是1/4/8位移出，视存储器与配对芯片之间的接口而定。本发明节省了控制信号，因为一个移位操作仅需要一个启用信号和一个时钟信号。类似地，在编程操作期间，将移位执行为4位移进和32位移出。移位寄存器组织减少了存储器芯片内部的逻辑。存储器芯片中的页寄存器内的字节的替换由配对控制芯片动态地控制。注意，对于读取操作或编程操作，需要8个循环(每循环一个半字节)来移进/移出冗余数据。在编程或擦除操作期间，对于列冗余需要特别谨慎。用于编程操作或擦除操作的微控制序列要求一个数据输入循环能够填充位线中本质上由冗余信息替换的的"无关"位。用于移进填充页寄存器的数据的时间向编程操作或擦除操作所需的总时间添加了等待时间。这些移进操作将由微控制器在微控制序列的擦除检验或编程检验部分之前执行(视需要)。不良列的发现和不良列地址保留图6A是说明损坏的列的检测以及对那些损坏的列的地址的后续处理的流程图300。在框410中，后端测试产生损坏的列的地址。俘获有故障、有缺陷或不良列地址的过程是一次性任务，且在芯片被分配以供正常使用之前进行。在框420中，将损坏的列的地址编程到快闪存储器芯片中的融合中。在框430中，在存储器系统初始化之后将损坏的列的地址加载到配对控制芯片中。损坏的列的地址的加载在复位操作期间进行。列冗余操作图6B是说明非易失性存储器系统的列冗余操作的流程图435。在框440中，存储器系统接收新的存储器列地址。在决策框450中，配对控制芯片将正试图存取快闪存储器的列地址与损坏的列地址进行比较。如果不存取损坏的列地址，那么框450将系统导引到保持未损坏的列地址的框460。如果存取损坏的列地址，那么框450将系统导引到用冗余列地址替换损坏的列地址的框470。在框480中，存储器系统继续从由框460提供的列地址读取数据或将数据写入到所述列地址，或写入到由框470提供的冗余列地址。系统接着返回到框440以继续接收另一新的存储器列地址。读取模式当用户希望从存储器读取数据时，将包含正常数据和冗余数据的存储器内容页从存储器阵列转移到存储器芯片上的图3所示的页寄存器194中。存储器芯片上的页寄存器194具有512个正常数据字节加上4个字节的列冗余。对于读取操作模式，配对控制芯片101首先逐字节地取四个列冗余字节，并将其存储在配对控制芯片101中的4字节移位寄存器中。配对控制芯片101接着逐字节地从页寄存器取页数据。配对控制芯片一次从存储器芯片中的页寄存器获得8个位。对于转移到配对控制芯片101中的每一数据字节，配对控制芯片IOI使用査找表来检査所述字节的地址以了解所述地址是否针对有缺陷的存储器位置。对于正常的无缺陷存储器地址，将对应的经转移数据字节存储在配对控制芯片中的页寄存器中。对于与有缺陷的存储器地址相关联的字节，配对芯片使用识别页寄存器字节中待由配对控制芯片101中的冗余移位寄存器中的适当位替换的位、半字节或字节的地址的表，来使从存储器页寄存器接收到的字节与对应的冗余字节组合。配对控制芯片接着信令外部用户，可从配对控制芯片中的页寄存器向用户读出数据。使用所述方案，可修复有缺陷的位、半字节、字节、列或列对(对于列之间的短路)。配对控制芯片可经编程以替换位、半字节、字节等(视需要)，而不向存储器芯片本身添加额外电路，因此向冗余方案提供灵活性。控制告知用户，用户可从配对控制芯片读取数据。对于读取操作模式，配对控制芯片一次一个地从存储器芯片中的页寄存器转移字节，并且还使用存储器芯片中不良位置的映射来检査特定字节是否具有"错误"数据。存储器中不良数据存储位置的地址在后端测试时预先加载在存储器芯片中的融合中。在启动时，融合中的地址信息从存储器芯片预取并加载到控制器芯片中。对于读取操作模式，控制器使用描述任何待在不良页字节中以来自正确字节的位替换的不良位存储器位置的地址的查找表来"组合"页寄存器字节与正确字节。因此，控制芯片以用于冗余存储器位置的良好位来替换不良数据位。图7是说明图1、图2和图3的快闪存储器102的读取操作模式的流程图500。将冗余地址字节存储在存储器芯片中的融合中。在加电之后，从存储器装置102中的融合中时钟输出冗余地址字节，并将其锁存在配对控制芯片101中。当从存储器芯片的页寄存器读出数据字节时，根据预先存储的冗余融合信息，用冗余数据动态地替换来自不良或有缺陷的存储器单元的数据字节。在框510中，在一个循环中通过读取命令来设置全局读取信号。框520指示进入微控制模式。接着将各种微控制信号锁存在"微控制"锁存器中。可能的模式是读取、编程、擦除，且反映在控制操作的4个MSB中。列冗余字节在操作开始时移出。在框530中，在微控制操作模式期间，控制器101可视情况请求多种状态指示符(视需要)。在框540中，进入对外部用户的数据输出模式。框550指示系统准备实施另一操作。编程模式配对芯片保持与配对控制芯片中的一组四个移位寄存器中的不良存储器单元相关联的任何冗余数据字节。在开始将数据页加载到存储器芯片的页寄存器中时，四个移位寄存器中的冗余字节从配对控制芯片中的移位寄存器加载到存储器本身中的页寄存器的冗余列中。如果主机用户将8个良好位发送到配对控制芯片，那么那8个良好位流动到存储器芯片的页寄存器中。如果从主机用户接收到待存储在有缺陷的列地址处的一个所谓的"不良位"，那么将所述位存储在配对控制芯片中的移位寄存器中。用配对控制芯片的移位寄存器中所存储的良好位来掩盖不良位。通过配对控制接口芯片来进行从正常列数据恢复冗余字节。图8是图1、图2和图3的快闪存储器102的编程或写入操作模式的流程图600。在编程操作模式期间，在高速缓存入正常数据之前，将冗余数据字节从配对控制芯片101时钟输入到存储器装置中。此操作在正常数据高速缓存操作与读取编程操作之间发生。配对芯片接口智能地搜寻出用于冗余列线的数据。当编程输入正常数据时，使用融合信息来识别冗余字节并将其存储到临时冗余寄存器中，所述临时冗余寄存器在用户已编程512+16个正常数据字节之后被时钟输入到存储器的页寄存器中。在框610中，编程命令获得全局编程信号。ADDIN命令将输入地址锁存在配对控制器芯片101中。框615规定读取数据被编程输入。框620指示列冗余字节在操作结束时移出配对控制芯片中的4字节移位寄存器。接着将各种微控制信号锁存在"微控制"锁存器中，如控制操作的4个MSB中所反映。在框630中，在微控制操作模式期间，控制器101可视情况请求多种状态指示符(视需要)。在框640中，进入对于数据输出模式。框650指示系统准备实施另一操作。对于编程操作模式，将用户数据加载到配对控制芯片中的一组页寄存器中。配对控制芯片101接着将用户数据逐字节地加载到存储器控制芯片102中的页寄存器中。经加载以存储在无缺陷存储器位置中的数据直接进入存储器芯片102的正常存储器单元中。如果用户位将存储在有缺陷的存储器位置中，那么将所述用户位存储在配对控制芯片101中的4个冗余字节寄存器的一者中。在将所有良好数据加载到存储器芯片102的正常存储器单元中之后，冗余移位寄存器的内容通过向存储器芯片102中的冗余列掩盖其地址而发送到页寄存器的冗余列。擦除模式图9是说明图1和图2的快闪存储器102的擦除操作模式的流程图700。擦除操作包含软编程、行擦除和检验操作。配对控制器芯片101初始在允许设置全局信号的框710中将存储器芯片102置于擦除模式，接着在框720中移动到地址输入模式中，在框720中，行地址寄存器全部被首先载入。在框730中，擦除操作微控制操作擦除位，且在检验操作期间通过编程整个列寄存器将冗余列信息连同冗余字节一起载入。因此，在检验操作期间忽略了损坏的列。在框740中，在微控制操作模式期间，控制器101可视情况请求多种状态指示符(视需要)。在框750中，退出擦除模式。框760指示系统已经准备好实施另一操作。在擦除操作模式期间，配对芯片依据用户希望编程输入的地址而智能地编程整个冗余列。已出于说明和描述的目的而呈现了对本发明特定实施例的以上描述。不希望所述描述是详尽的或将本发明限于所揭示的精确形式，且鉴于以上教示，显然可能作出许多修改和变化。选择并描述所述实施例是为了最佳地阐释本发明的原理及其实际应用，从而使所属领域的技术人员能够最佳地利用本发明和具有适于所预期的特定用途的各种修改的各种实施例。希望本发明的范围由所附权利要求书及其等效物界定。权利要求1.一种以用于读取快闪存储器芯片的单独配对控制芯片来提供列冗余的方法，其包括以下步骤将正常数据字节和冗余列数据字节从所述快闪存储器芯片转移到所述快闪存储器芯片中的页寄存器中，其中所述冗余列数据字节含有用于对应的有缺陷快闪存储器单元的一个或一个以上正确位；将所述冗余列数据字节从所述快闪存储器芯片中的所述页寄存器转移到所述配对控制芯片中的移位寄存器；将所述正常数据字节从所述快闪存储器芯片中的所述页寄存器取到所述配对控制芯片中；在所述配对控制芯片中检查所取的正常数据字节的地址是否针对有缺陷的存储器位置；如果所取的正常数据字节的位均不来自有缺陷的存储器单元，那么将所述正常数据字节存储在所述配对控制芯片中的页寄存器中；如果所述所取的正常数据字节的位中的至少一者来自有缺陷的存储器单元，那么在所述配对控制芯片中使所述正常数据字节与对应的冗余数据字节组合，以为外部用户提供具有正确位的正确数据字节。2.根据权利要求1所述的方法，其中所述在所述配对控制芯片中检査所取的正常数据字节的地址是否针对有缺陷的存储器位置的步骤包含使用具有有缺陷快闪存储器单元的地址的査找表来确定用于数据字节的冗余地址。3.根据权利要求2所述的方法，其中所述查找表识别待由存储在所述配对控制芯片中的所述冗余移位寄存器中的适当位替换的一个或一个以上位、半字节或字节的地址。4.根据权利要求l所述的方法，其中以一次一字节的方式将所述正常数据字节从所述快闪存储器芯片的所述页寄存器取到所述配对控制芯片中。5.根据权利要求1所述的方法，其包含确定不良数据存储位置的地址，以及将那些地址预加载到所述存储器芯片中的融合中。6.根据权利要求3所述的方法，其包含预取预加载到所述存储器芯片中的融合中的有缺陷快闪存储器单元的所述地址，以及将不良数据存储位置的那些地址加载到所述配对控制芯片中。7.根据权利要求4所述的方法，其包含在微控制读取操作模式期间将所述冗余位移出所述页寄存器。8.根据权利要求1所述的方法，其包含将所述单独控制芯片与所述存储器芯片封装在同一集成电路封装中。9.一种以用于以传入数据位对快闪存储器芯片进行编程的单独配对控制芯片来提供列冗余的方法，其包括以下步骤将有缺陷的快闪存储器单元的地址存储在所述单独配对控制芯片中；将传入数据位的地址与有缺陷的快闪存储器单元的所述地址进行比较；如果接收到针对有缺陷的快闪存储器单元的传入数据位，那么将对应的数据位存储在所述配对控制芯片中的冗余字节寄存器中；将所有无缺陷存储器单元的数据字节转移到所述快闪存储器芯片中的页寄存器中；以及随后将所述冗余字节寄存器的内容转移到所述快闪存储器芯片中的所述页寄存器中的冗余列中。10.根据权利要求9所述的方法，其中所述在所述配对控制芯片中检査所取的正常数据字节的地址是否针对有缺陷的存储器位置的步骤包含使用具有有缺陷快闪存储器单元的地址的查找表来确定用于数据字节的冗余地址。11.根据权利要求9所述的方法，其中所述査找表识别待由存储在所述配对控制芯片中的所述冗余移位寄存器中的适当位替换的一个或一个以上位、半字节或字节的地址。12.根据权利要求9所述的方法，其中以一次一字节的方式将所述正常数据字节从所述快闪存储器芯片的所述页寄存器取到所述配对控制芯片中。13.根据权利要求9所述的方法，其包含确定不良数据存储位置的地址，以及将那些地址预加载到所述存储器芯片中的融合中。14.根据权利要求9所述的方法，其包含预取预加载到所述存储器芯片中的融合中的有缺陷快闪存储器单元的所述地址，以及将不良数据存储位置的那些地址加载到所述配对控制芯片中。15.根据权利要求9所述的方法，其包含在微控制读取操作模式期间将所述冗余位从所述页寄存器移出。16.根据权利要求9所述的方法，其包含将所述单独控制芯片与所述存储器芯片封装在同一集成电路封装中。17.—种以单独配对控制芯片为非易失性存储器装置的一个或一个以上有缺陷存储器单元提供列冗余的方法，其包括以下步骤将有缺陷的快闪存储器单元的地址存储在所述单独配对控制芯片中对于读取操作模式将所述冗余列数据字节从所述快闪存储器芯片中的页寄存器转移到所述配对控制芯片中的移位寄存器；在所述配对控制芯片中检査所取的正常数据字节的地址是否针对有缺陷的存储器位置；如果所述所取的正常数据字节的位中的至少一者来自有缺陷的存储器单元，那么在所述配对控制芯片中使所述正常数据字节与对应的冗余数据字节组合，以提供具有正确位的经校正数据字节；向外部用户读出来自无缺陷存储器单元的所述数据字节和经校正的数据字节；对于编程操作模式将传入数据位的地址与有缺陷的快闪存储器单元的地址进行比较；如果接收到针对有缺陷的快闪存储器单元的传入数据位，那么将对应的数据位存储在所述配对控制芯片中的冗余字节寄存器中；将所有无缺陷存储器单元的数据字节转移到所述快闪存储器芯片中的页寄存器中；以及随后将所述冗余字节寄存器的内容转移到所述快闪存储器芯片中的所述页寄存器中的冗余列中。18.根据权利要求17所述的方法，其包含将正常数据字节和冗余列数据字节从所述快闪存储器芯片转移到所述快闪存储器芯片中的页寄存器中，其中所述冗余列数据字节含有用于对应的有缺陷快闪存储器单元的一个或一个以上正确位。19.根据权利要求17所述的方法，其包含将所述正常数据字节从所述快闪存储器芯片的所述页寄存器取到所述配对控制芯片中。20.根据权利要求17所述的方法，其包含如果所取的正常数据字节的位均不来自有缺陷的存储器单元，那么将所述正常数据字节存储在所述配对控制芯片中的页寄存器中。21.根据权利要求17所述的方法，其包含以下步骤测试所述存储器装置以找到所述存储器装置中的所述有缺陷的存储器单元；将所述有缺陷的存储器单元的存储器单元地址存储在所述存储器装置中的融合中；将有故障存储器单元的地址信息从所述存储器装置中的所述融合转移到所述控制装置中。全文摘要本申请案涉及存储器中的冗余方案。使用单独的配对控制器芯片在快闪存储器芯片外部提供列冗余。所述配对芯片初始从所述快闪存储器芯片接收并存储所述快闪存储器中的有缺陷存储器单元的融合地址信息。在读取操作模式下，所述配对控制芯片检测来自所述快闪存储器的有缺陷地址的接收，并将从所述快闪存储器芯片下载的冗余数据存储在冗余移位寄存器中。所述冗余数据用于向与所述配对控制芯片接口的外部用户提供正确的快闪存储器数据。在编程操作模式下，所述配对控制芯片提供存储在所述快闪存储器芯片中的冗余列中的冗余位。所述配对控制芯片通过容易地提供针对位、半字节或字节的若干不同冗余方案而不需要所述快闪存储器芯片本身中的额外逻辑电路来提供灵活性。以一次一字节的方式在所述快闪存储器芯片与所述配对控制芯片之间转移数据。文档编号G11C16/06GK101364448SQ200810134950公开日2009年2月11日申请日期2008年8月7日优先权日2007年8月8日发明者尼古拉·特勒柯,维贾伊·P·阿杜苏米利申请人:爱特梅尔公司