半导体存储设备的判决反馈均衡器电路及其初始化方法

专利名称：半导体存储设备的判决反馈均衡器电路及其初始化方法
技术领域：
本发明涉及半导体存储设备，更具体地，涉及用于半导体存储设备的判
决反馈均衡器(DFE)电路及其初始化方法，该初始化方法能够初始化具有 间断数据传输的半导体存储设备中的DFE电路并且能够补偿反馈延迟。
背景技术：
半导体技术领域中的近来发展带来了时钟频率的增加以及数据传输率 的增加。特别地，存储器和存储控制器间的数据率正在增加，其导致通过数 据通道所发送的数据的波形的畸变。 一种导致这样情况的原因在于码间干扰 (ISI)。 ISI是由于数据通道带宽的限制而使之前数据对当前所发送数据具有 影响的一种效应。
在一种广泛所使用的用于减少ISI效应的方法中，采用判决反馈均衡器 (DFE)。为了正常操作DFE电路，需要准确地知道之前数据。例如，当在 之前数据的接收中存在归因于DFE电路的运算或ISI影响等等的错误的时 候，在接收当前传输数据中执行错误的逻辑运算，其导致在接收当前传输数 据中的错误。在相对最坏的情况中，错误可能影响所有传输数据的位并且因 而可能在所有接收数据中都发生错误。
进一步，当数据的传输首先被停止并接着再次被发送的时候，因为与重 发数据的第一位对应的之前数据的值还没有被决定，鉴于DFE电路的特性， 所以可能在传输数据接收的第 一位产生错误。为防止或充分减少在传输数据 接收中的错误，与传输数据第一位对应的之前数据必须在发送该数据期间中 净皮识别。
在一般高速串行链路通信介质中，使用在初始化中所确定的协议，以及 在初始化之后，数据经由数据通道以分组连续通信。因而，在诸如高速串行 链路的通信介质中，能够一直知道之前数据，所以很容易采用DFE电路。
然而，在半导体存储设备中的数据通信没有包括分组传输，而是将其用 经由输入命令重复数据传输和停止传输的间断通信方案来代替。换句话说，在数据传输的开始时间点处需要定义与第 一位对应的恰当的之前数据的初 始化。在半导体存储设备中，当施加读/写命令时，在给定等待时间之后发送 数据。这提供了一种其中数据通道并非连续工作、而数据以给定时间间隔间
断发送的结构。对用于DFE电路的之前数据的初始化的改进方法存在需要， 从而提供正常数据接收。另外，传统DFE电路由于未能补偿反馈延迟，从 而导致未能克服不期望的延迟，因而在使用上可能存在限制。

发明内容
因而，本发明的某些实施例提供针对半导体存储设备中使用的DFE电 路及其初始化方法，在半导体存储设备中，该初始化方法能够在采用DFE 电路中实现正常操作。通过DFE电路的初始化能够避免或基本减少数据接 收错误。同样地，本发明的某些实施例补偿DFE电路中的反馈延迟以便克 服该延迟。而且，能够避免或基本减少DFE电路中ISI的影响，并且由于工 作频率引发的限制能够基本地减少。
根据本发明的一个实施例，提供了一种初始化在具有间断数据传输的半 导体存储设备中所使用的DEF电路的方法，DFE电路可以响应于之前数据 的电平而改变采样参考电平并且采样传输数据。该方法可以包括在预定义的 指定终止电平处终止具有传输数据传输的数据通道；控制传输数据采样开始 时间点作为先于传输数据传输时间点给定时间的时间点；以及基于通过在传 输数据的采样开始时间点处预采样数据通道所得到的初始数据执行之前数 据的初始化。
初始化方法还可以包括在执行初始化之后，通过对应于之前数据而改变 的采样参考电平执行传输数据的采样。
传输数据采样开始时间点可以是先于传输数据传输时间点的至少1位采 样时间(如0.5时钟周期时间)的时间点。
传输数据的采样开始时间点可以经由至少一个选自外部输入的MRS信 号、地址信号和命令信号的信号来控制。
终止电平可以是电源电压电平或地电压电平。初始数据可以具有等于或 近似于终止电平的电平。该方法还可以包括通过数据通道发送之前已知的初始数据的指定电平 并且先于传输数据的传输，执行之前数据初始化。
根据本发明的另 一个实施例，初始化具有间断数据传输的半导体存储设
备所用的DFE( DFE响应于之前数据的电平而改变采样参考电平并且采样传 输数据)的方法包括在预定义指定终止电平处终止具有传输数据的传输的 数据通道；以及在提供之前数据的初始数据电平作为终止电平的假设中，响
终止电平可以是电源电压电平或地电平。
根据本发明的另一个实施例，用于在半导体存储设备(该半导体设备中， 具有间断数据传输的数据通道在指定终止电平处终止)中的DFE电路可以 包括配置成根据采样参考电平对传输数据进行采样的DFE单元，该参考 电平配置成响应于之前数据电平而变化；以及配置成将DFE单元的传输数 据的开始时间点控制为先于传输数据传输时间点预定时间的时间点的采样 时间点控制单元，其中采样时间点控制单元配置成通过在传输数据的采样之 前对终止电平进行采样而实现之前数据的初始化。
如上所述，根据本发明的某些实施例，通过初始化具有间断数据传输的 半导体存储设备中的DFE电路能够避免或基本减少数据接收中的错误。而 且，能够解决归因于反馈延迟的结构上的使用限制并且能够基本减少工作频 率的限制。


':i见曰月古《.纟备fk的而并3枉突十太劳印 体描述以及附图，将更加全面地理解本发明，其中 图1是根据本发明实施例的DFE电路的方框图； 图2提供图1所示的DFE单元的示例； 图3和图4说明图1的采样定时；
图5是根据本发明的另一个实施例的DFE电路的方框图6提供图5中所示的DFE电路的实施例；以及
图7和图8提供参照图l和图5中的DFE单元的另一个实施例,
具体实施例方式
8现在将参考图1至图8，在下文中更加全面地描述本发明的实施例。然 而，本发明可以以多种不同形式来实施，并且不应该解读为限制于这里所阐 述的实施例。相反，提供这些实施例以便使得本公开彻底及完整，并且向本 领域的那些技术人员充分地传达本发明的范围。
除非另有定义，这里使用的所有术语(包括技术和科学术语)具有与本 发明所属技术领域普通技术人员之一所共同理解的相同的含义。将进一步理 解，这里使用的术语应该解释为同它们在本说明书以及相关技术领域的上下 文中的含义相一致的含义，而将不会解释为理想或过于正式的意义除非于此 明确这样的定义。下面将参照图1至图8，更加充分地描述本发明的示范性 实施例。然而，本发明可以以多种不同形式来实施，并且不应该解读为限制 于这里所阐述的示范性实施例；相反，提供这些示范性实施例以便使得本公 开彻底及完整，并且向本领域的那些技术人员充分地传达本发明的概念。
图1是根据本发明实施例的半导体存储设备中的DFE电路的方框图。 如图1中所示，根据本发明实施例的用于半导体存储设备中的DFE电路包 括DFE单元100和采样时间点控制单元150。
当现在在半导体存储设备中施加读/写命令时，在给定等待时间之后发送 &据。即，数据通道并非连续工作，而是#4居一些情形以给定时间间隔间断 发送数据。
在双数据率3 ( DDR3 )存储器中，在连续数据传输之间最小时间间隔 为大约3 4个单元间隔(UI)，其中UI是数据单元。在通常用作存储系统的 DRAM中，在DRAM芯片(die)内部执行数据通道的终止。结果，数据通 道能够在3~4个UI时间内充分达到终止电平。
数据通道的终止电平可以是电源电压的电平VDDQ或地电压的电平 VSSQ。作为另一示例，终止电平可以是存在于电源电压电平VDDQ和地电 压电平VSSQ之间的指定电平，例如，等于或近似于电源电压电平VDDQ 和地电平VSSQ的平均电平值的电平作为其中的中间(medium)电平值 VREF。
DFE单元100根据采样参考电平采样并输出传输数据，采样参考电平配 置为响应于之前数据电平(即，之前输入的数据)而变化。在下面的描述中，
平均电平VREF时，恰在之前输入到DFE单元100的之前数据具有高电平并且输入后续的传输数据。
在这种情况中，用于传输数据采样的采样参考电平相应于之前数据的电
平而改变，并且在这时，采样参考电平具有高于电源电压电平VDDQ和地 电平VSSQ的平均电平VREF的电平VREF+a。这就是在以电源电压电平
因，因为当传输数据具有高电平时，存在很少:影响。但是，当传输数据具 有低电平时，传输数据受到之前数据电平的影响。
以上述相同的原理，相反地，当之前数据具有低电平时，用于传输数据
电平VREF的电平VREF-a。这就是在以电源电压电平VDDQ和地电平 VSSQ的平均电平VREF执行釆样中补偿错误发生概率的原因，因为当传输 数据具有低电平时，不存在影响。但是，当传输数据具有高电平时，传输数 据受到之前数据电平的影响。
可以通过使用电源电压电平VDDQ和地电平VSSQ的平均电平采用采 样参考电平VREF作为变化的目标，但是可以使用其他电平。例如，当电源 电压电平VDDQ是3V而地电平VSSQ是0V时，参考电平可以是1.5V。根 据一些情形，可以通过加上或减去适当的系凄"即，具有1V或2V标准的口a口 ) 确定采样参考电平VREF+a或VREF- a。
在以下的描述中，假设成为采样参考电平VREF+a或VREF- a的参考的
DFE单元100可以使用根据之前数据的电平而改变的采样参考电平 VREF+a或VREF- a执行传输数据DIN的采样，并且可以输出输出信号DI-F 和DI-S。因此，在DFE单元100中，^是供之前数据的电平并在传输数据的 采样中使用之前数据的电平。
采样时间点控制单元150控制DFE单元100传输数据的采样开始时间 点以具有先于传输数据传输时间点预定时间的开始时间点，从而执行之前数 据的初始化。采样时间点控制单元150可以包括具有时钟信号DCLK和使能 信号EN作为输入的AND电路，并产生采样时钟DCKD。在这时，随着使 能信号EN在指定时间点具有高电平或低电平而控制传输数据的采样开始时 间点。与传输数据的传输时间点相比较而能够适当地确定传输数据的采样开 始时间点。通过DFE单元100确定传输it据的采样开始时间点对应于识别传输数据所必需的之前数据值。
作为示例，如图1下部中所示釆样时间中，当DFE单元100仅需要1 位的之前数据，即在1抽头DFE情况中的时候，通过新的使能信号EN一new 控制采样时间点，其在使能信号EN先于传统使能信号EN_old的时间点处 可以具有高电平。因此，传输凝:据的采样开始时间点可以确定为先于传统采 样时间点1位采样时间(0.5个时钟周期时间)的时间点。当需要2位的之 前数据时，传输数据采样开始时间点可以确定为先于传统传输数据采样时间 点采样开始时间点2位采样时间(1个时钟周期时间)的时间点。在这种情 况下，当新的使能信号EN—new为高电平时的时间点能够相对l位采样时间 的情况(参见点线所示)而提前。
概括描述而言，采样时间点控制单元150将数据采样开始时间点提前而 不使用用于采样实际发送的传输数据的传输数据采样开始时间点。接着，采 样时间点控制单元150采样数据通道的终止电平。因此可执行之前数据的初 始化。这里，用于之前数据初始化的采样被称为预采样，以区别于原始传输 数据的采样。
传输数据的采样开始时间点可以通过在外部输入的MRS信号、地址信 号和命令信号中所选的至少一个信号来控制，或者可以通过该多个信号中的 至少两个信号的组合信号来控制。传输数据的采样开始时间点可以通过选择 或组合在其他半导体存储设备中所用的多个信号的一个信号或更多信号来 控制。
图2提供图1所示的DFE单元100的示例。如图2中所示，DFE单元 100包括采样块110和选择块120。采样块110响应于至少一个采样时钟 DCKD而在具有不同电平的多个采样参考电平VREF+a和VREF- a中选择对 应于之前数据的采样参考电平，并且执行传输数据DIN的采样。采样块IIO 可以包括第一至第四采样器112、 114、 116和118。
第一至第四采样器112、 114、 116和118可以具有传输数据DIN作为公 共输入。可选地，用于釆样的采样参考电平或时钟可以彼此不同。第一至第 四采样器112、 114、 116和118使用具有给定标准的采样参考电平确定数据 DIN输入的电平并接着执行数据采样。
例如，第一和第二采样器112和114可以响应于第一采样时钟DCKD而 执行采样，第三和第四采样器116和118可以响应于第二采样时钟(即，第一采样时钟的反相时钟，其与第一采样时钟DCKD之间具有给定的相位差) 而执行采样。
第 一采样时钟和第二采样时钟可以是具有上升沿和下降沿的时间点的 一个釆样时钟DCKD。换句话说，在一个采样时钟DCKD的上升沿时间点 处，第一和第二采样器112和114可以操作，以及在下降沿时间点处，第三 和第四采样器U6和118可以操作。这里，描述使用一个采样时钟DCKD的示例。
进一步，第一和第三采样器112和116可以用第一采样参考电平 VREF+oc作为其中的输入来执行采样，第二和第四采样器114和118可以用第 二采样参考电平VREF-ot作为其中的输入来执行采样。这里，第一采样参考 电平VREF+oc可以是高于第二采样参考电平VREF-ot预定电平的电平值。
选择块120选择并输出采样块110输出的至少之一 。选择块120可以包括 至少第一和第二MUX 122和124。第一MUX 122响应于第二MUX 124的 输出信号而选择并输出来自第一采样器112和第二采样器114的输出信号的 任一输出信号DI-F。第二MUX 124响应于第一MUX 122的输出信号而选 择并输出来自第三采样器116和第四采样器118的输出信号的任一输出信号 DI-S。
如下简要描述DFE单元100的操作。假设，传输数据DIN是具有高电 平数据1和低电平数据0的输入，具有高电平的数据1是第一至第四采样器 112、 114、 116和118的公共输入。在采样时钟DCKD的上升沿时间点处， 第一和第二采样器112和114对具有高电平的数据1执行采样。第一和第二 采样器112和114的输出被输入到第一MUX122。在这时，具有高电平的数 据1响应于作为正好在前输入的之前数据的第二MUX 124的输出DI-S而选 择第一和第二采样器112和114输出的任意一者。在这种情况中，当之前数 据DI-S具有高电平时，选择第二采样器114的输出；而当之前数据DI-S具 有低电平时，选择第一采样器112的输出。接下来，第一MUX 122的输出 DI-F变为高电平。
适时地，输入具有低电平的数据0。具有低电平的数据O是在采样时钟 DCKD的下降沿时间点处被输入的。因此，通过第三和第四采样器116和118 的操作执行采样。将第三和第四采样器116和118的输出输入到第二 MUX 124,而第二MUX 124响应于作为第一MUX 122的输出DI-F的具有高电平的数据信号而选择第三采样器116的输出，并将其输出作为输出信号DI-S。 例如，当第一MUX 122的输出DI-F具有低电平时，选择第四采样器118的 输出并将其输出作为输出信号DI-S。结果，在采样参考电平中，选择用高于 通常情况的参考电平的标准采样的数据值。因此，当之前数据具有高电平而 随后数据具有低电平时，可能经由ISI效应导致具有^^电平的数据中的采样 错误。
如上所述，在DFE单元100中，随后发送的传输数据的采样受到对应 的之前数据的值的影响，因此之前数据的初始化是非常重要的。
图3提供当数据通道在电源电压电平VDDQ处终止(即按照电源电压 电平VDDQ提供数据通道的终止电平)时，用于数据采样操作的定时(timing) 信息。如图3中所示，在预采样部分，终止于电源电压电平VDDQ处的数 据通道首先被采样用于数据的初始化。接着，之前数据被初始化为具有高电 平作为数据l的状态。之后，传输数据"0, 0， 1， 0"依次输入。数据釆样 发生在各个数据传输部分tl、 t2、 t3和t4。
在之前数据首先按照高电平被初始化的状态中，对于在传输部分tl处的 数据0的采样，采样参考电平被选择为第一采样参考电平VREF+oc。接着， 对于在传输部分t2处的数据0的采样，选择具有比在传输部分tl中相对低 的参考电平VREF的第二采样参考电平VREF-oc。在这时，传输部分t2处的 数据0的之前数据是数据0，从而对应于采样参考电平被降低。
在下一个传输部分t3，之前数据是数据0而传输数据变为数据1。在这 种情况中，第二采样参考电平VREF-a变为采样参考电平。接下来，在传输 部分t4中，之前数据是数据l，而传输数据变为数据0。在这种情况下，如 像在传输部分tl中，第一采样参考电平VREF+a变为采样参考电平。
图4提供当数据通道在地电平VSSQ处终止(即按照地电平VSSQ提供 数据通道的终止电平)时，用于教:据采样操作的定时信息。如图4中所示， 在预采样部分，终止于地电平VSSQ处的数据通道被事先采样用于数据的初 始化。接着，采样终止于地电平VSSQ处的数据通道。之前数据被初始化具 有低电平作为数据0。之后，传输数据"0, 0， 1, 0"依次输入。数据采样 发生在各个数据传输部分tl、 t2、 t3和t4。
在之前数据首先被初始化具有高电平的状态中，对于在传输部分tl处数 据0的采样，采样参考电平被选择为第一采样参考电平VREF+a。接着，对于在传输部分t2处数据0的采样，选择具有比在传输部分tl中相对低的参 考电平VREF的第二采样参考电平VREF-ot。这时，传输部分t2处数据0的 之前数据是数据O,从而对应于采样参考电平被降低。在下一个传输部分t3, 之前数据是数据0而传输数据变为数据1。在这种情况中，第二采样参考电 平VREF-oc变为采样参考电平。传输部分数据1的之前数据是数据0，并且保 持采样参考电平为第二采样参考电平VREF-oc。
接下来，在传输部分t4处，之前数据变为数据1而传输数据变为数据0。 在这种情况下，不同于其他的传输部分tl、 t2和t3,第一采样参考电平 VREF+oc将变为采样参考电平。
图3中的第一采样参考电平VREF+a和第二采样参考电平VREF-a以及 图4中的第 一和第二采样参考电平VREF+a和VREF-a用采样参考数字示出， 但这些符号是用于说明的目的，并且可以指示相互间不同的电平。进一步， 可以改变口a口的值以反映多个值。
尽管在附图中未示出，但数据通道的终止电平可以是存在于电源电压电 平VDDQ和地电平VSSQ之间的指定的电平。例如，凝:据通道的终止可以
平或相近的电平来执行，该平均电平值作为电源电压电平VDDQ和地电平 VSSQ的中间电平值。
在这种情况中，之前数据可以通过经由数据通道先于传输数据的传输， 在先发送预定的指定电平的初始化数据的方法来初始化。即，可以在预采样 部分发送初始数据，从而执行之前数据的初始化。
图5是根据本发明另一个实施例的没有图1所示的控制采样时间点的用 于初始化之前数据的DFE电路的方框图。如图5中所示，根据本发明另一 个实施例的用在半导体存储设备中的DFE电路包括DFE单元200和采样时 钟产生单元250。假设数据通道是在电源电压电平VDDQ处或地电平VSSQ 处终止。
DFE单元200根据配置成响应于之前数据(即，其被在先输入)的电平 而变化的采样参考电平来采样并输出传输数据。
例如，这里假设参考电平的初始值是电源电压电平VDDQ和地电平 VSSQ的平均电平VREF,以及正好在之前输入到DFE单元200的之前数据 具有高电平并且输入后来的传输数据。在这种情况下，用于采样传输数据的采样参考电平相应于之前数据的电
平而被改变，以及在这时，采样参考电平具有高于电源电压电平VDDQ和 地电平VSSQ的平均电平VREF的电平VREF+a。这是在用电源电压电平 VDDQ和地电平VSSQ的平均电平VREF执行采样中4卜偿错误发生概率的原 因，因为当传输数据具有高电平时，存在很少的影响。但是，当传输数据具 有低电平时，传输数据受到之前数据电平的影响。
DFE单元200可以使用根据之前数据电平而改变的采样参考电平 VREF+a和VREF-a执行传输数据DIN的采样，并且可以输出输出信号DI-F 和DI-S。因而，在DFE单元200中，提供之前数据的电平并在采样传输数 据中使用该电平。
参考图6描述涉及DFE单元200的之前数据初始化的详细的配置。采 样时钟产生单元250产生诸如图5较低部分所示的采样时间点的采样时钟 DCKD。即，像在图1至图3中所说明的，执行采样而没有特定地确定预釆 样部分。
采样时钟产生单元250可以产生采样时钟DCKD,包括具有时钟信号 DCLK和使能信号EN作为输入的AND电路。这时，因为使能信号EN在 指定时间点具有高或低电平，所以控制传输数据的采样时间点。
图6提供了图5中所示的DFE单元200的实施例。如图6所说明，DFE 单元200包括采样块210和选择块220以及初始值确定块230。在图6所示 的DFE单元200中，除了初始值确定块的配置和操作之外的正常操作同如 上所描述的大体相同。换句话说，之前数据的除了初始化步骤之外的操作是 相同的。
采样块210响应于至少一个采样时钟DCKD而在多个具有不同电平的 采样参考电平VREF+a和VREF-a中选择对应之前数据的采样参考电平，并 执行传输数据DIN的采样。采样块210可以包括第一至第四釆样器212、214、 216和218。
第一至第四釆样器212、 214、 216和218可以用传输数据DIN作为公共 输入。可选地，用于采样的采样参考电平或时钟可以彼此不同。第一至第四 采样器212、 214、 216和218使用具有给定标准的采样参考电平决定所输入 的数据DIN的电平，并接着执行数据的采样。
例如，第一和第二采样器212和214可以响应于第一采样时钟DCKD而执行采样，第三和第四采样器216和218可以响应于第二采样时钟(即， 第一采样时钟的反相时钟，其与第一采样时钟DCKD之间具有给定的相位 差)而执行采样。
第 一采样时钟和第二采样时钟可以是具有上升沿和下降沿的时间点的 一个采样时钟DCKD。换句话说，在一个采样时钟DCKD的上升沿时间点 处，第一和第二采样器212和214可以操作，而在下降沿时间点，第三和第 四采样器216和218可以操作。这里，描述了使用一个采样时钟DCKD的 示例。
进一步，第一和第三采样器212和216可以用第一采样参考电平 VREF+oc作为其的输入来执行釆样，而第二和第四采样器214和218可以用第 二釆样参考电平VREF-a作为其的输入来执行采样。这里，第一采样参考电 平VREF+ot可以具有高于第二釆样参考电平VREF-ot预定电平的电平值。
选择块220选择并输出采样块210的输出的至少之一。选择块220可以至 少包括第一和第二MUX 222和224。第一MUX 222响应于第二MUX 224 的输出信号而选择并输出来自第一采样器212和第二采样器214的输出信号 的任一输出信号DI-F。第二MUX 224响应于第一MUX 222的输出信号而 选择并输出来自第三采样器216和第四采样器218的输出信号的任一输出信 号DI-S。
配置初始值确定块230以初始化之前数据。具体地，当数据通道终止于 电源电压电平VDDQ处时，假设之前数据的初始值具有高电平，即数据l。 在这种情况中，取代所输入的用于第一MUX222的控制的第二MUX224的 输出信号，输入具有高电平的输出自初始值确定块230的信号用于第一MUX 222的控制。即，之前数据初始化为具有高电平。接下来的操作同上所述。 换句话说，初始值确定块230操作以仅在传输数据DIN第一位输入时间点处 初始化之前lt据。
相反地，当数据通道终止于地电平VSSQ时，假设之前数据的初始值具 有低电平，即数据0。在这种情况下，取代所输入的用于第一MUX 222控 制的第二MUX224的输出信号，输入具有低电平的输出自初始值确定块230 的信号用于第一MUX 222的控制。即，之前数据初始化为具有低电平。接 下来的操作同上述的参考图2所描述的相同。
根据本发明的若干实施例，当输入传输数据且因此为了控制第二 MUX224而需要之前数据的初始值时，可以将初始值确定块230的输出信号输入 到第二MUX224。
图7和图8提供了图1和图5所涉及的DFE单元100和200的另一个 实施例。尽管在图7和图8中并未像在图6中示出初始值确定块，但其中可 以包括初始值确定块。
如图7所示，DFE单元300包括采样块310和选择块350。采样块310 响应于至少一个采样时钟DCKD而在多个具有不同电平的采样参考电平 VREF+a和VREF-a中选择对应于之前数据的采样参考电平，并且执行传输 数据DIN的采样。采样块310可以包括第一至第四采样器312、 314、 316 和318。
第一至第四采样器312、 314、 316和318可以用传输数据DIN作为公共 输入。可选地，用于采样的采样参考电平或时钟可以彼此不同。第一至第四 采样器312、 314、 316和318使用具有给定标准的采样参考电平决定所输入 的数据DIN的电平，并接着执行数据的采样。
图7具有将触发器342和344添加到参考图2的DFE单元100的选择 块120的配置。因此，除了选择块350的配置，操作或配置大体上与上面所 描述的是相同。因此，省略釆样块310的具体描述而在下面仅描述选择块350 的配置。
选择块350可以包括第一和第二MUX 322和324以及第一和第二触发 器342和344。第一 MUX 322响应于第二触发器344的输出信号而选择并 输出来自第一釆样器312和第二采样器314输出信号的任一输出信号。第一 触发器342响应于采样时钟DCKD而输出第一 MUX 322的输出信号作为外 部输出信号DI-F。即，使用第一触发器342控制第一MUX322输出信号的 外部输出时间点。
第二 MUX 324响应于第一触发器342的输出信号而选择并输出从第三 和第四采样器316和318输出信号所选择的任一输出信号。第二触发器344 响应于采样时钟DCKD而输出第二 MUX 324的输出信号作为外部输出信号 DI-S。即，使用第二触发器344控制第二MUX 324输出信号的外部输出时 间点。
传统DFE电路可能由于反馈延迟而具有有限的使用。换句话说，应当 处理之前数据D[n-l]而接着将其反馈到当前传输数据。因而，在之前数据反馈中所用的时间必须限制到大约或少于1UI。为减少这样的反馈延迟，已经
开发了如图7中的环展开(loop-unrolling)方案。与图2相对比，图7还包 括第一和第二触发器342和344,其被进一步配置以便将DFE单元300的输 出相比图2延迟一位。结果，能够减少来自反馈延迟的限制。
然而，即使在环展开DFE中，根据釆样器的特性，反馈延迟也可能而 成为限制。具体地在DRAM中，工作频率能够变化，而因此应该考虑各种 频率。
图7中，基于反馈延迟的限制可以按照如下来计算
"tcLK2Q一SA+tMUX+tsETUP—FF+tcLKSKEW<lUI."， 这里，"tcLK2Q一SA，，指示米才羊IS"(即
312)的时钟延迟(dock-to-delay), "tMUX"指示MUX延迟，"tSETUP_FF，，表示
触发器(即342)的建立时间以及"tcLKSKEW"代表施加到各个部分的时钟之间
的偏移相位差(skew),具体地，施加到采样器(即312 )和触发器(即342 ) 的时钟之间的偏移相位差。
这里，当相对增加存储器的工作频率时，可以减少1UI的时间。例如， 当假设工作频率是3.2Gbps时，1UI将是诸如大约312.5ps的非常小的值。
大略地，假设t而x〈100pS以及tsETUP—FF<50pS，并且可以忽略tcLKSKEw,采样
器(即312)可允许的时钟延迟大约为160ps。在通常条件中，这是不可能 实现的，而当考虑几个处理条件和设备失配等等的时侯，则是非常难以实现 的值。例如，当工作频率增加到5.0Gbps,可允许采样器(即312)的时钟 延迟在大约几十ps的范围内。因此，如图7中的类型的环展开DFE电路在 具有高速的存储设备中被限制使用。
在图7中，从将传输数据DIN输入到采样器(即312 )、到将来自触发 器(即342)的有效数据输出所用的时间(作为DFE处理延迟)变为"1UI+
tcUC2Q一FF",这里"tcLK2QJT"指示触发器(即342 )的时钟延迟。
并且，假设半导体存储器的工作频率从1.6Gbps到3.2Gbps变化，则处
理延迟从625pS+tcLK2QFF到312.5pS+tcLK2QjT变化。因此，在相对慢的工作
频率中，花费较多的时间。
图8说明了所提出的DRE电路或DFE单元400的一个实施例，其充分 减少基于如图7中的DFE电路工作频率的限制以及由反馈延迟引发的限制。 如图8中所示，DFE单元400包括采样块410、选择块450和延迟块460。
在图8所示的DFE单元400中，进一步包括延迟块460。除了与延迟块460相关联的部分外，它的操作或配置大体上与图7的相同或相似。即，DFE 单元400的采样块410的配置和操作大体上与图7的采样块310的相同并且 因此省略对其的描述。仅在下面描述选择块450和延迟块460的配置。
选择块450包括第一MUX 422、第二 MUX 424、第一触发器442和第 二触发器444。第一 MUX 422响应于第二触发器444的输出信号而选择并 输出第一和第二采样器412和414的输出信号的任意一者。第一触发器442 响应于通过将采样时钟DCKD延迟给定延迟Tc所得到的采样时钟DCKD_Tc 而输出第一MUX422的输出信号作为外部输出信号DI-F。即，使用第一触 发器442控制第一 MUX 422输出信号的外部输出时间点。
第二 MUX 424响应于第一触发器442的输出信号而选择并输出选择自 第三和第四釆样器416和418输出信号的任一输出信号。第二触发器444响 应于通过将采样时钟DCKD延迟给定延迟Tc所获得的采样时钟DCKD一Tc 而输出第二MUX424的输出信号作为外部输出信号DI-S。即，使用第二触 发器444控制第二 MUX 424输出信号的外部输出时间点。
延迟块460可以通过多个延迟单元(cell)固定并确定期望的延迟，或 可以配置为通过外部输入控制延迟电平Tc。例如，延迟电平可以通过选择自 外部输入的MRS信号、地址信号和命令信号的至少一个信号来控制，或通 过上述信号中的至少两种信号的组合信号来控制。
可以考虑采样器(即412 )的时钟延迟和MUX (即422 )的延迟来控制 采样时钟DCKD的延迟电平Tc以具有适当的延迟值Tc。如图7中的反馈延 迟限制的采样器(即412)的时钟延迟可以通过上述的延迟块460来消除。 在这种情况中，反馈延迟限制可以依如下来计算
"tcLK2Q—FF+tMUX+tsETUP一FF+tcLKSKEW〈l"UI.", 这里，"tcLK2Q—FF，， 指示触发器(即
442)的时钟延迟(clock-to-delay), "tMUX"指示MUX延迟，"tSETUP_FF"表示
触发器(即442)的建立时间以及"tcLKSKEW，，代表施加到各个部分的时钟之间
的偏移相位差，具体地，施加到采样器(即412)和触发器(即442)的时 钟之间的偏移相位差。
这里，在DFE的反馈延迟情况中使用相比采样器(即412 )的时钟延迟 具有较小时钟延迟的触发器的时钟延迟。因此，增加了更大工作频率的范围。 因为采样器(即412)的输入信号具有小的摆动宽度，所以在其放大中花费 时间。因而，它的时钟延迟大于触发器(即442)的时钟延迟。进一步，图8可以施加到通常用存储设备的情形以处理多种工作频率。 图7中的处理延迟需要"lUI+tCLK2Q_FF"，同时，图8中的处理延迟可描述为 "TC+ tCUC2Q_FF"而与频率无关。从而，当将图8中所示的实施例施加到具 有相对低的工作频率的半导体存储设备中时，定时裕量能够增加。另外，当 延迟电平Tc恰当地确定为对应于由处理、电压、温度(PVT)变化所引起 的正在改变的采样器(即412)的时钟延迟或MUX延迟等等的时候，这里 能够实现对于采样器时钟延迟改变具有较少敏感度的结构的DFE电路。
如上所述，根据本发明的某些实施例，通过在DFE电路中之前数据的 初始化能够避免或基本减少数据采样错误。此外，能够充分减少反馈延迟。
因而，这些和其他的改变和修改可看作为在所附权利要求定义的本发明 的真实精神和范围内。在附图和说明书中，已经公开了本发明的典型的实施 例，尽管采用了特定的术语，但它们仅仅是以一般的和描述性的意义来使用 而并非出于限制的目的，本发明的范围在随后的权利要求中阐明。
对相关申请的交叉引用
本公开要求于2007年10月31日提交的韩国专利申请第 10-2007-0109939号的优先权，其全部内容通过引用而被合并于此。
权利要求
1、一种判决反馈均衡器DFE电路，包括半导体存储设备，其中的具有间断数据传输的数据通道终止于预定终止电平；DFE单元，配置为根据采样参考电平采样传输数据，该采样参考电平配置为响应于之前数据的电平而改变；以及采样时间点控制单元，配置为控制DFE单元的传输数据的采样开始时间点以具有先于传输数据传输时间点预定时间的采样开始时间点，其中采样时间点控制单元配置为通过在传输数据采样之前对终止电平进行采样来执行之前数据的初始化。
2、 根据权利要求1所述的电路，其中所述传输数据的采样开始时间点 是先于传输数据传输时间点至少 一位采样时间的时间点。
3、 根据权利要求2所述的电路，其中所述一位采样时间对应于0.5个时 钟周期时间。
4、 根据权利要求2所述的电路，其中所述采样时间点控制单元配置为 响应于外部输入的MRS信号、地址信号和命令信号的至少之一而控制所述 传输的数据采样开始时间点。
5、 根据权利要求1所述的电路，其中所述终止电平是电源电压电平和 地电压电平其中之一。
6、 根据权利要求1所述的电路，其中所述之前数据的初始化电平具有 等于或近似于所述终止电平的电平。
7、 根据权利要求5所述的电路，其中所述终止电平是存在于所述电源 电压电平和所述地电压电平之间的指定的电平。
8、 根据权利要求7所述的电路，其中所述终止电平与所述电源电压电 平和所述地电压电平的平均值相同或相近似。
9、 根据权利要求1所述的电路，其中所述DFE电路配置为通过所述数 据通道、先于所述传输数据的传输发送初始数据的预定电平，从而初始化所 述之前数据。
10、 根据权利要求1所述的电路，其中所述DFE单元包括采样块，配置为响应于至少 一个采样时钟而在不同电平的多个采样参考电平中选择对应于所述之前数据的所述采样参考电平并执行所述传输数据的采样；以及选择块，配置为从所述采样块的多个输出中选择至少一个输出，并发送 所选择的输出作为所述DFE单元的输出。
11、 根据权利要求IO所述的电路，其中所述采样块包括多个采样器， 所述多个采样器包括第一采样器，配置为响应于第一采样时钟而使用具有第一预定义标准的 第 一采样参考电平执行传输数据的采样；第二采样器，配置为响应于所述第一采样时钟而使用低于具有第一预定 义标准的第 一 采样参考电平的具有第二预定义标准的第二采样参考电平执 行所述传输数据的采样；第三采样器，配置为响应于与所述第一采样时钟具有给定相位差的第二 参考时钟而使用具有所述第一预定义标准的所述第一采样参考电平执行传 输数据的采样；以及第四采样器，配置为响应于所述第二釆样时钟而使用具有所述第二预定 义标准的所述第二采样参考电平执行所述传输数据的采样。
12、 根据权利要求IO所述的电路，其中所述选择块包括至少第一和第 二 MUX，所述第一 MUX配置为响应于所述第二 MUX的输出信号而选择并 输出来自所述第 一和第二采样器输出信号的任一输出信号；以及所述第二 MUX配置为响应于所述第一 MUX的输出信号而选择并输出来自所述第三 和第四采样器输出信号的任一输出信号。
13、 根据权利要求12所述的电路，其中所述DFE单元还包括直接耦接 到所述第一MUX的、且配置为仅在所述传输数据的第一位输入时间点处初 始化所述之前数据的初始值确定块。
14、 根据权利要求IO所述的电路，其中所述选择块包括至少第一和第 二MUX以及第一和第二触发器，并且其中所述第一MUX配置为响应于所述第二触发器的输出信号而选择并输出 来自所述第 一和第二采样器输出信号的任一输出信号，所述第一触发器配置为响应于所述第一釆样时钟而控制所述第一 MUX 输出信号的外部输出时间点，所述第二MUX配置为响应于所述第一触发器的输出信号而选择并输出来自所述第三和第四采样器输出信号的任一输出信号，以及所述第二触发器配置为响应于所述第一采样时钟而控制所述第二 MUX 输出信号的外部输出时间点。
15、 根据权利要求14所述的电路，其中所述DFE单元还包括配置为将 输入到所述第一和第二触发器的所述采样时钟延迟预定延迟的延迟块。
16、 一种半导体存储设备中使用的DFE电路，在半导体存储设备中具 有间断数据传输的数据通道终止于预定义的终止电平，所述电路包括至少两个采样器，其配置为使用对应于之前数据的电平而选择的、具有 预定义的相互不同标准的采样参考电平执行传输数据的采样，所述至少两个 采样器响应于采样时钟而操作；配置为通过所述DFE电路的外部输出信号的反馈来控制的至少一个 MUX，所述至少一个MUX配置为选择并输出所述至少两个采样器输出信号 的任意一者；至少一个触发器，其配置为响应于经由预定延迟而延迟的所述采样时钟 而控制所述至少一个MUX输出信号的外部输出时间点，并且将该输出信号 输出作为所述DFE电路的外部输出信号；以及延迟块，其配置为使用外部控制来控制所述采样块的延迟。
17、 一种半导体存储设备中使用的DFE电路，在半导体存储设备中具 有间断数据传输的数据通道终止于预定义的终止电平，所述电路包括DFE单元，其配置为根据配置成响应于之前数据的电平而改变的釆样参 考电平而采样传输数据；以及采样时间点控制单元，其配置为控制所述DFE单元的传输数据的采样 开始时间点以具有先于所述传输数据的传输时间点预定时间的时间点，其中 所述采样时间点控制单元配置为通过在所述传输数据的采样之前采样所述 终止电平来执行所述之前数据的初始化，其中所述DFE单元包括至少两个采样器，其配置为使用对应于之前数据的电平而选择的、 具有预定义的相互不同标准的采样参考电平执行传输数据的采样，所述至少 两个采样器响应于采样时钟而操作；配置为通过所述DFE电路的外部输出信号的反^"来控制的至少一个 MUX,所述至少一个MUX配置为选择并输出所述至少两个采样器输出信号 的任意一者；至少一个触发器，其配置为响应于经由预定延迟而延迟的所述采样时钟而控制所述至少一个MUX输出信号的外部输出时间点，并且输出该输 出信号作为所述DFE电路的所述外部输出信号；以及延迟块，其配置为使用外部控制而控制所述采样时钟的延迟。
18、 根据权利要求17所述的电路，其中所述传输数据的所述釆样开始 时间点是先于所述传输数据传输时间点至少 一位采样时间的时间点。
19、 根据权利要求18所述的电路，其中所述1位采样时间点对应于0.5 个时钟周期时间。
20、 根据权利要求17所述的电路，其中所述釆样时间点控制单元配置 为响应于外部输入的MRS信号、地址信号和命令信号中的至少一者而控制 所述传输数据的所述采样开始时间点。
全文摘要
一种用在半导体存储设备中的DFE电路及其初始化方法。在具有间断数据传输的半导体存储设备中所使用的初始化DFE电路的所述方法中，所述DFE电路可以用来响应于之前数据的电平而改变采样参考电平并且采样传输数据。所述方法包括在预定终止电平处终止具有所述传输数据的传输的数据信道，以及控制所述传输数据的采样开始时间点作为先于所述传输数据传输时间点预定时间的时间点。进一步，可以基于在所述传输数据开始时间点处、通过所述数据通道的预采样所获得的初始数据执行所述之前数据的初始化，从而获得所述DFE电路的初始化并且补偿反馈延迟。
文档编号G11C7/22GK101425326SQ200810171019
公开日2009年5月6日 申请日期2008年10月31日 优先权日2007年10月31日
发明者文龙三, 金琼炫 申请人:三星电子株式会社