专利名称：一种适于cmos集成的暂态存贮电路及其使用方法
技术领域：
本发明涉及射频识别(Radio Frequency Identification, RFID)技术领域，特别 是无源射频识别系统中射频标签芯片的适于CMOS集成的暂态存贮器及其使用方法。
背景技术：
无线射频识别技术是一种非接触式自动识别技术，利用射频信号和空间耦合传输 特性，实现对被识别目标的自动识别。无源电子标签以其体积小、重量轻、成本低、寿命长、 便于携带等突出优点，成为近几年射频识别领域的研究热点。参看图l，带有暂态存贮功能 的无源射频识别标签1由天线及其匹配电路、射频前端模块、数字基带处理模块、不挥发存 贮器和暂态存贮电路五部分组成。 在无源射频识别应用中，会有多种原因使识别过程中已经进入识别状态的无源标 签芯片能量不够甚至标签芯片短时掉电的情况出现。例如，标签完成一次通讯后离场；或者 读卡器关闭射频发射；或者由于识别环境多径效应等影响，造成读卡器场区分布不均，存在 场强盲区；或者标签和读卡器存在相对运动；或者识别过程中有其它物体突然进入场区改 变了场区的场强分布；或者识别过程中突然发生功耗很大的操作等原因均可以导致标签芯 片掉电。如果标签芯片没对掉电之前识别过程中的重要通讯状态和结果进行保存，那么，在 标签重新上电后就无法获取掉电之前的通讯信息，有可能需要重复掉电之前的识别过程， 从而增加识别的时间成本，降低识别效率。对于受干扰影响较大的应用环境，该影响表现得 更加突出，甚至可能导致识别无法进行。 要解决上述问题，需要将掉电之前的重要通讯信息在两次间隔不长的上电过程之 间的较短时间里保存下来，由于需要保存的通讯信息数据量不大，故所需的存贮容量较小， 一般在几个字节以内。并且，该数据只需要在两次间隔不长的上电过程之间的较短时间里 短暂保存即可。现有技术中，使用的NVM(不挥发存贮器)虽能够永久保存数据，但是，其功 耗一般都较大，特别是写入功耗较大，访问控制逻辑复杂，擦写时间较长，面积较大，不适合 使用它来保存掉电前的通讯信息。
发明内容
为了解决上述现有技术中存在的问题，本发明的目的是提供一种适于CMOS集成 的暂态存贮电路及其使用方法。它能有效解决无源射频识别应用中由于标签芯片短时掉电 造成识别效率下降的问题，降低了标签识别的时间成本，提高了无源射频标签的识别效率， 具有经济、简便的特点。 为了实现上述发明目的，本发明技术方案以如下方式实现
方案一 —种适于CMOS集成的暂态存贮电路，其结构特点是，它由依次相连的访问控制电 路、暂态存贮单元和输出灵敏放大器组成。标签芯片数字电路的复位信号P0DR和输入数据 信号DJN经访问控制电路写入暂态存贮单元，暂态存贮单元的暂存数据输出Vc经输出灵敏放大器放大后由数据线D_0UT输出。 在上述适于CMOS集成的暂态存贮电路中，所述访问控制电路按照复位信号的复 位方式不同为如下两种结构的一种 1)对于复位信号PODR高电平复位有效，低电平正常工作的数字系统，输入数据信
号D—IN分别连接到或非门二的一个输入端和经反相器一连接到或非门一的一个输入端，
复位信号PODR分别连接到或非门一和或非门二的另一个输入端，或非门一的输出为访问
控制电路的输出信号IN，或非门二的输出为访问控制电路的输出信号^; 2)对于复位信号PODR低电平复位有效，高电平正常工作的数字系统，输入数据信
号D—IN分别连接到或非门二的一个输入端和经反相器一连接到或非门一的一个输入端，
复位信号PODR经反相器二后分别连接到或非门一和或非门二的另一个输入端，或非门一
的输出为访问控制电路的输出信号IN，或非门二的输出为访问控制电路的输出信号^。 在上述适于CMOS集成的暂态存贮电路中，所述访问控制电路的输出信号IN和输
出信号玩满足如下关系(其中，" "表示摩尔与运算) 1)复位信号PODR高电平复位有效，低电平正常工作的数字系统，输入输出信号满 足:IN = PODR,D IN，iS = PODR D_IN; 2)复位信号PODR低电平复位有效，高电平正常工作的数字系统，输入输出信号满 足IN = P0DR D_IN，玩=PODR D IN 。 在上述适于CMOS集成的暂态存贮电路中，所述暂态存储单元为如下三种结构的 一种 1)访问控制电路的输出^与NMOS晶体管一的栅极相连，访问控制电路的输出IN 与NMOS晶体管二的栅极相连，NMOS晶体管一的漏极和NMOS晶体管二的漏极分别与电源 VDD相连，NM0S晶体管一的源极、NM0S晶体管四的栅极和NM0S晶体管三的漏极相连接，NMOS 晶体管二的源极、NMOS晶体管三的栅极、NMOS晶体管四的漏极和储能电容的正极板相连， NMOS晶体管三的源极、NMOS晶体管四的源极和储能电容的负极板都接地GND，储能电容的 正极板为暂态存储单元的输出Vc。 2)访问控制电路的输出玩与NMOS晶体管二的漏极相连，访问控制电路的输出IN 与NMOS晶体管一的漏极相连，NMOS晶体管一的栅极和NMOS晶体管二的栅极相连，NMOS晶 体管二的源极、NM0S晶体管四的栅极和NM0S晶体管三的漏极相连接，NM0S晶体管二的栅极 连接到访问控制电路的输出EN，NM0S晶体管一的源极、NM0S晶体管三的栅极、NM0S晶体管 四的漏极和储能电容的正极板相连，NMOS晶体管三的源极、NM0S晶体管四的源极和储能电 容的负极板都接地GND，储能电容的正极板为暂态存储单元的输出Vc。
3)访问控制电路的输出^与NM0S晶体管二的栅极相连，访问控制电路的输出IN 与NMOS晶体管一的栅极相连，NMOS晶体管一的漏极连接到电源VDD，NMOS晶体管二的源极 和储能电容的负极板都接地GND， NMOS晶体管一的源极、NMOS晶体管二的漏极和储能电容 的正极板相连，储能电容的正极板为暂态存储单元的输出Vc。 在上述适于CMOS集成的暂态存贮电路中，所述输出灵敏放大器为如下两种结构 的一种 1)暂态存贮单元的输出Vc和标签射频前端电压参考源的输出参考电压Vref分别
8与比较器的正相输入端和负相输入端相连，比较器的输出经缓冲器连接到数据输出端D— OUT，输出灵敏放大器的比较判决电平VM = Vref ; 2)暂态存贮单元的输出Vc和暂态存贮单元的输出Vc经反相器四反相后分别与比 较器的正相输入端和负相输入端相连，比较器的输出经缓冲器连接到数据输出端DJ)UT，输 出灵敏放大器的比较判决电平VM为反相器四的开关阈值。 在上述适于CMOS集成的暂态存贮电路中，所述暂态存贮单元的数据信息存贮时 间Th、暂态存贮电容的容值C、暂态存贮电容的泄漏电流I。(t)、与暂态存贮电容相连的NMOS 晶体管的衬底泄漏电流L (t)、电源电压V。。、写入电路NMOS管的漏源电压VDS以及输出灵敏 放大器的比较判决电平VM满足如下关系 f (Ie(t) + I,(t))dt^C(V。D—VDS—VM)。 上述适于CMOS集成的暂态存贮电路的使用方法，其步骤如下 1)标签芯片上电，标签射频前端模块产生上电复位信号，复位信号PODR置为有效
的逻辑电平，数字基带处理模块处于复位状态，暂态存贮电路处于读取状态，标签芯片从暂
态存贮电路中读取数据并将暂态存贮电路的输出DJ)UT加载到目标寄存器锁存。此时，处
于读取状态的暂态存贮电路保持所存贮的数据，不能向暂态存贮电路内写入数据，输入信
号DJN置为低电平； 2)标签芯片上电完毕，芯片电源VDD达到正常工作电压，复位信号PODR置为无 效的逻辑电平，暂态存贮电路进入写入状态，并在芯片下电以前始终处于写入状态，在此期 间，标签通过改变输入信号D_IN为逻辑低电平或者逻辑高电平向暂态存贮电路写入逻辑0 或者逻辑l，暂态存贮电路的写入时间Tj超足i; << Th(Th为暂态存贮电路的数据保持时 间)； 3)标签芯片下电，暂态存贮电路进入数据保持状态，标签射频前端模块产生下电 复位信号，复位信号PODR置为下电有效的逻辑电平，输入信号DJN置为低电平；
4)标签芯片掉电，芯片电源VDD低于芯片正常工作所需的电压，暂态存贮电路的 复位信号PODR和输入数据信号D_IN均为低电平，暂态存贮电路进入数据保持状态，在芯片 掉电后的时间Th内，暂态存贮电路保持掉电前所存贮的数据，下次标签上电时，标签可以从 该暂态存贮中读取掉电前所存贮的数据，以重复掉电前的通讯过程；芯片掉电时间超过Th， 暂态存贮电路中的数据丢失，下次标签芯片上电时，暂态存贮电路输出逻辑低电平；
5)当标签再次上电，则重复步骤1)至4)的过程。
方案二 —种适于CMOS集成的暂态存贮电路，其结构特点是，它由依次相连的访问控制电 路、暂态存贮单元和输出灵敏放大器组成。标签芯片数字电路的复位信号PODR、输入数据信 号DJN和写使能信号WEN经访问控制电路写入暂态存贮单元，暂态存贮单元的暂存数据输 出Vc经输出灵敏放大器放大后由数据线D_OUT输出。 在上述适于CMOS集成的暂态存贮电路中，所述访问控制电路按照复位信号的复 位方式不同为如下四种结构的一种 1)对于复位信号PODR高电平复位有效，低电平芯片正常工作，写使能信号WEN低 电平时向暂态存贮电路写有效，WEN高电平时暂态存贮电路处于数据暂态保持状态的系统， 输入数据信号D_IN分别连接到或非门二的一个输入端和经反相器一连接到或非门一的一个输入端，复位信号P0DR和写使能信号WEN分别与或门的输入端连接，或门的输出端分别 连接到或非门一和或非门二的另一个输入端，或门的输出为EN，或非门一的输出为访问控 制电路的输出信号IN，或非门二的输出为访问控制电路的输出信号^;
2)对于复位信号P0DR高电平复位有效，低电平芯片正常工作，写使能信号WEN高 电平时向暂态存贮电路写有效，WEN低电平时暂态存贮电路处于数据暂态保持状态的系统， 输入数据信号D_IN分别连接到或非门二的一个输入端和经反相器一连接到或非门一的一 个输入端，写使能信号WEN经反相器三后和复位信号PODR分别与或门的输入端连接，或门 的输入端分别连接到或非门一和或非门二的另一个输入端，或门的输出为EN，或非门一的 输出为访问控制电路的输出信号IN，或非门二的输出为访问控制电路的输出信号^;
3)对于复位信号PODR低电平复位有效，高电平芯片正常工作，写使能信号WEN高 电平时向暂态存贮电路写有效，WEN低电平时暂态存贮电路处于数据暂态保持状态的系统， 输入数据信号D_IN分别连接到或非门二的一个输入端和经反相器一连接到或非门一的一 个输入端，复位信号PODR和写使能信号WEN分别与与非门的输入端连接，与非门的输出端 分别连接到或非门一和或非门二的另一个输入端，与非门的输出为EN，或非门一的输出为
访问控制电路的输出信号IN，或非门二的输出为访问控制电路的输出信号IS; 4)对于复位信号PODR低电平复位有效，高电平芯片正常工作，写使能信号WEN低
电平时向暂态存贮电路写有效，WEN高电平时暂态存贮电路处于数据暂态保持状态的系统，
输入数据信号D_IN分别连接到或非门二的一个输入端和经反相器一连接到或非门一的一
个输入端，写使能信号WEN经反相器三后和复位信号PODR分别与与非门的输入端连接，与
非门的输出端分别连接到或非门一和或非门二的另一个输入端，与非门的输出为EN，或非
门一的输出为访问控制电路的输出信号IN，或非门二的输出为访问控制电路的输出信号玩。 在上述适于CMOS集成的暂态存贮电路中，所述访问控制电路的输出信号IN和输 出信号^满足如下关系(其中，" "表示摩尔与运算) 1)复位信号PODR高电平复位有效，低电平芯片正常工作，写使能信号WEN低电平 时向暂态存贮电路写有效，写使能信号WEN高电平时暂态存贮电路处于数据暂态保持状态 的系统，输入输出信号满足IN = PODR*WEN*D_IN，iS = PODR*WEN*D IN; 2)复位信号PODR高电平复位有效，低电平芯片正常工作，写使能信号WEN高电平 时向暂态存贮电路写有效，写使能信号WEN低电平时暂态存贮电路处于数据暂态保持状态 的系统，输入输出信号满足IN = PODR*WEN*D —IN ，5 = PODR WEN * D IN ; 3)复位信号PODR低电平复位有效，高电平正常工作，写使能信号WEN低电平时向 暂态存贮电路写有效，写使能信号WEN高电平时暂态存贮电路处于数据暂态保持状态的系 统，输入输出信号满足IN = PODR*WEN*D IN ，5 = PODR*WEN*D —IN ; 4)复位信号PODR低电平复位有效，高电平正常工作，写使能信号WEN高电平时向 暂态存贮电路写有效，写使能信号WEN低电平时暂态存贮电路处于数据暂态保持状态的系统，输入输出信号满足 IN = PODR WEN D_IN， IS = PODR * WEN * D_IN 。 在上述适于CMOS集成的暂态存贮电路中，所述暂态存储单元为如下三种结构的一种 1)访问控制电路的输出S与NMOS晶体管一的栅极相连，访问控制电路的输出IN与NMOS晶体管二的栅极相连，NMOS晶体管一的漏极和NMOS晶体管二的漏极分别与电源VDD相连，NMOS晶体管一的源极、NMOS晶体管四的栅极和NMOS晶体管三的漏极相连接，NMOS晶体管二的源极、NMOS晶体管三的栅极、NMOS晶体管四的漏极和储能电容的正极板相连，NMOS晶体管三的源极、NMOS晶体管四的源极和储能电容的负极板都接地GND，储能电容的正极板为暂态存储单元的输出Vc ; 2)访问控制电路的输出S与NMOS晶体管二的漏极相连，访问控制电路的输出IN与NMOS晶体管一的漏极相连，NMOS晶体管一的栅极和NMOS晶体管二的栅极相连，NMOS晶体管二的源极、NMOS晶体管四的栅极和NMOS晶体管三的漏极相连接，NMOS晶体管二的栅极连接到访问控制电路的输出EN，NMOS晶体管一的源极、NMOS晶体管三的栅极、NMOS晶体管四的漏极和储能电容的正极板相连，NMOS晶体管三的源极、NMOS晶体管四的源极和储能电容的负极板都接地GND，储能电容的正极板为暂态存储单元的输出Vc ;
3)访问控制电路的输出JR与NMOS晶体管二的栅极相连，访问控制电路的输出IN与NMOS晶体管一的栅极相连，NMOS晶体管一的漏极连接到电源VDD，NMOS晶体管二的源极和储能电容的负极板都接地GND， NMOS晶体管一的源极、NMOS晶体管二的漏极和储能电容的正极板相连，储能电容的正极板为暂态存储单元的输出Vc。 在上述适于CMOS集成的暂态存贮电路中，所述输出灵敏放大器为如下两种结构的一种 1)暂态存贮单元的输出Vc和标签射频前端电压参考源的输出参考电压Vref分别与比较器的正相输入端和负相输入端相连，比较器的输出经缓冲器连接到数据输出端D—OUT，输出灵敏放大器的比较判决电平VM = Vref ; 2)暂态存贮单元的输出Vc和暂态存贮单元的输出Vc经反相器四反相后分别与比较器的正相输入端和负相输入端相连，比较器的输出经缓冲器连接到数据输出端DJ)UT，输出灵敏放大器的比较判决电平VM为反相器四的开关阈值。 在上述适于CMOS集成的暂态存贮电路中，所述暂态存贮单元的数据信息存贮时间Th、暂态存贮电容的容值C、暂态存贮电容的泄漏电流I。(t)、与暂态存贮电容相连的NMOS晶体管的衬底泄漏电流L (t)、电源电压V。。、写入电路NMOS管的漏源电压VDS以及输出灵敏放大器的比较判决电平VM满足如下关系 (Ut) + I,(t))dt^(VDD —VDS—VM)。 上述适于CMOS集成的暂态存贮电路的使用方法步骤如下 1)标签芯片从无电状态上电时，标签射频前端模块产生上电复位信号，复位信号PODR置为上电有效的逻辑电平，写使能信号WEN为无效的逻辑电平，芯片从暂态存贮电路读取数据并将暂态存贮电路的输出DJ)UT加载到目标寄存器锁存。此时，处于读取状态的暂态存贮电路保持所存贮的数据，不能向暂态存贮电路内写入数据，输入信号D—IN置为低
11电平； 2)标签芯片上电完毕，芯片电源VDD达到正常工作电压，复位信号PODR置为无效的逻辑电平，向暂态存贮电路写入数据时，写使能信号WEN置为有效的逻辑电平，暂态存贮电路进入写入状态，并在芯片下电以前始终处于写入状态，在此期间，标签通过改变输入信号D_IN为逻辑低电平或者逻辑高电平向暂态存贮电路写入逻辑0或者逻辑1，暂态存贮电路的写入时间Tj超足i; << Th(Th为暂态存贮电路的数据保持时间)；写入成功后，写使能信号WEN置为无效的逻辑电平，暂态存贮电路进入保持状态，在写使能WEN无效后的时间Th内，暂态存贮电路保持最近一次写入的数据，在写使能WEN无效后的时间Th以后，暂态存贮电路内存贮的数据丢失，暂态存贮电路输出逻辑低电平； 3)标签芯片下电，电源VDD从正常工作电压开始下降时，标签射频前端模块产生下电复位信号，复位信号PODR置为有效的逻辑电平，写使能信号WEN为无效逻辑电平，暂态存贮电路进入数据保持状态，暂态存贮的输入信号D—IN置为低电平； 4)标签芯片已经掉电，电源VDD低于芯片正常工作所需的电压时，暂态存贮电路的复位信号PODR、写使能信号WEN和输入信号DJN均为低电平，暂态存贮电路进入保持状态，在芯片掉电后的时间Th内，暂态存贮电路保持掉电前所存贮的数据，下次标签上电时，标签芯片可以从该暂态存贮中读取掉电前所存贮的数据，以重复掉电前的通讯过程；芯片掉电时间超过Th，暂态存贮电路中的数据丢失，下次标签芯片上电时，暂态存贮电路输出逻辑低电平； 5)标签再次上电，则重复上述步骤1)至步骤4)的过程。
同现有技术相比，本发明的技术特点及效果 1)本发明实现了无源射频标签芯片掉电后或者标签芯片掉电前正常工作时对电路信息的短时存贮，避免了标签由于某种原因短时掉电而造成识别过程的反复，从而降低了标签识别的时间成本，提高了无源射频识别系统的识别效率。 2)本发明电路读写时序简单，易于控制，便于内嵌到射频识别标签芯片中，不会因此明显增加控制逻辑。 3)本发明不依赖于某种特定的射频识别协议，只要支持有暂态存贮要求的协议的标签芯片都可以应用本电路实现暂态存贮功能。 4)本发明的暂态存贮时间和写入时间可以通过改变存贮电容大小、电源电压、输出灵敏放大器的比较电平、写入电流的大小等进行调整，可以适应不同的暂态存贮应用对暂态存贮数据保持时间和写入时间的要求。 5)本发明电路写入功耗低，并且，只在写入状态有功耗消耗，在数据保持状态和读出状态除了很小的CMOS泄漏功耗外，没有其它功耗损失。 6)本发明电路结构简单，除了基本的电阻电容以及NM0S、 PMOS器件外，没有应用
其它特殊的器件，无需增加额外的掩模层，不会增加制造成本。 7)本发明适于CMOS集成，对工艺依赖性较小、便于进行工艺移植。 下面结合附图和具体实施方式
对本发明做进一步说明。
图1为现有技术射频识别标签芯片的结构框 图2为本发明方案一暂态存贮电路的结构框图； 图3为本发明方案一中第一种访问控制电路的结构示意图； 图4为本发明方案一中第二种访问控制电路的结构示意图； 图5为本发明方案二暂态存贮电路的结构框图； 图6为本发明方案二中第一种访问控制电路的结构示意图； 图7为本发明方案二中第二种访问控制电路的结构示意图； 图8为本发明方案二中第三种访问控制电路的结构示意图； 图9为本发明方案二中第四种访问控制电路的结构示意图； 图10为本发明中第一种暂态存贮单元的结构示意图； 图11为本发明中第二种暂态存贮单元的结构示意图； 图12为本发明中第三种暂态存贮单元的结构示意图； 图13为本发明中第一种输出灵敏放大器的结构示意图； 图14为本发明中第二种输出灵敏放大器的结构示意图； 图15为本发明方案一的具体实施例中暂态存贮电路的结构示意图； 图16为本发明方案一的具体实施例中暂态存贮电路的10波形图； 图17为本发明方案二的具体实施例中暂态存贮电路的结构示意图； 图18本发明方案二的具体实施例中暂态存贮电路的IO波形图。
具体实施方式
实施例一 参看图2至图4和图10至图14，本发明暂态存贮电路由依次相连的访问控制电路、暂态存贮单元和输出灵敏放大器组成。标签芯片数字电路的复位信号PODR和输入数据信号DJN经访问控制电路写入暂态存贮单元，暂态存贮单元的暂存数据输出Vc经输出灵敏放大器放大后由数据线DJ)UT输出。访问控制电路按照复位信号的复位方式不同为如下两种结构的一种 1)复位信号P0DR高电平复位有效，低电平正常工作的数字系统，输入数据信号D_IN分别连接到或非门二 15的一个输入端和经反相器一 13连接到或非门一 14的一个输入端，复位信号PODR分别连接到或非门一 14和或非门二 15的另一个输入端。或非门一 14的输出为访问控制电路的输出信号IN，或非门二 15的输出为访问控制电路的输出信号玩。
2)复位信号P0DR低电平复位有效，高电平正常工作的数字系统，输入数据信号D_IN分别连接到或非门二 15的一个输入端和经反相器一 13连接到或非门一 14的一个输入端，复位信号PODR经反相器二 16后分别连接到或非门一 14和或非门二 15的另一个输入端。或非门一 14的输出为访问控制电路的输出信号IN，或非门二 15的输出为访问控制电路的输出信号5。 访问控制电路的输出信号IN和输出信号^满足如下关系(其中，" "表示摩尔与运算) 1)复位信号PODR高电平复位有效，低电平正常工作的数字系统，输入输出信号满足:IN = PODR*D —IN，IS = PODR*D —IN; 2)复位信号PODR低电平复位有效，高电平正常工作的数字系统，输入输出信号满
13足IN = PODR D_IN，IN = PODR*D—IN。
暂态存储单元为如下三种结构的一种 1)访问控制电路的输出&与NMOS晶体管一 38的栅极相连，访问控制电路的输出IN与NMOS晶体管二 39的栅极相连，NMOS晶体管一 38的漏极和NMOS晶体管二 39的漏极分别与电源VDD相连。NMOS晶体管一 38的源极、NMOS晶体管四41的栅极和NMOS晶体管三40的漏极相连接，NMOS晶体管二 39的源极、NMOS晶体管三40的栅极、NMOS晶体管四41的漏极和储能电容42的正极板相连。NMOS晶体管三40的源极、NMOS晶体管四41的源极和储能电容42的负极板都接地GND。储能电容42的正极板为暂态存储单元的输出Vc。
2)访问控制电路的输出玩与NMOS晶体管二 39的漏极相连，访问控制电路的输出IN与NMOS晶体管一 38的漏极相连，NMOS晶体管一 38的栅极和NMOS晶体管二 39的栅极相连。NMOS晶体管二 39的源极、NMOS晶体管四41的栅极和NMOS晶体管三40的漏极相连接，NMOS晶体管二 39的栅极连接到访问控制电路的输出EN。 NMOS晶体管一 38的源极、NMOS晶体管三40的栅极、NMOS晶体管四41的漏极和储能电容42的正极板相连，NMOS晶体管三40的源极、NM0S晶体管四41的源极和储能电容42的负极板都接地GND。储能电容42的正极板为暂态存储单元的输出Vc。 3)访问控制电路的输出5与NMOS晶体管二 39的栅极相连，访问控制电路的输出IN与NMOS晶体管一 38的栅极相连，NMOS晶体管一 38的漏极连接到电源VDD，NMOS晶体管二 39的源极和储能电容42的负极板都接地GND。 NMOS晶体管一 38的源极、NM0S晶体管二39的漏极和储能电容42的正极板相连，储能电容42的正极板为暂态存储单元的输出Vc。
输出灵敏放大器为如下两种结构的一种 1)暂态存贮单元的输出Vc和标签射频前端电压参考源的输出参考电压Vref分别与比较器51的正相输入端和负相输入端相连，比较器51的输出经缓冲器52连接到数据输出端DJ)UT，输出灵敏放大器的比较判决电平VM = Vref。 2)暂态存贮单元的输出Vc和暂态存贮单元的输出Vc经反相器四53反相后分别与比较器51的正相输入端和负相输入端相连，比较器51的输出经缓冲器52连接到数据输出端DJ)UT。输出灵敏放大器的比较判决电平VM为反相器四(53)的开关阈值。
暂态存贮单元的数据信息存贮时间Th、暂态存贮电容的容值C、暂态存贮电容的泄漏电流1。(t)、与暂态存贮电容相连的NMOS晶体管的衬底泄漏电流IJt)、电源电压V。。、写入电路NMOS管的漏源电压V。s以及输出灵敏放大器的比较判决电平VM满足如下关系 f {Ic (t) +1！(t)}dt=C(VDD—VDS—VM)。 参看图15和图16，暂态存贮电路由第一种访问控制电路、第一种暂态存储单元和第一种输出灵敏放大器串联组成。暂态存贮电路在芯片掉电后对通讯信息进行暂态保存，复位信号PODR高电平复位有效，暂态存贮电路处于数据暂态保持状态，低电平标签正常工作的无源射频标签，它的使用方法步骤如下 1)标签芯片上电，标签射频前端模块产生上电复位信号，复位信号PODR置为上电有效的逻辑电平，数字基带处理模块处于复位状态，暂态存贮电路处于读取状态，标签芯片从暂态存贮电路中读取数据并将暂态存贮电路的输出DJ)UT加载到目标寄存器锁存。此时，处于读取状态的暂态存贮电路保持所存贮的数据，不能向暂态存贮电路内写入数据，输入信号DJN置为低电平。 2)标签芯片上电完毕，芯片电源VDD达到正常工作电压，复位信号P0DR置为无 效的逻辑电平，暂态存贮电路进入写入状态，并在芯片下电以前始终处于写入状态，在此期 间，标签通过改变输入信号D_IN为逻辑低电平或者逻辑高电平向暂态存贮电路写入逻辑0 或者逻辑l，暂态存贮电路的写入时间Tj超足i; << Th(Th为暂态存贮电路的数据保持时 间)； 3)标签芯片下电，暂态存贮电路进入数据保持状态，标签射频前端模块产生下电 复位信号，复位信号PODR置为下电有效的逻辑电平，输入信号DJN置为低电平；
4)标签芯片掉电，芯片电源VDD低于芯片正常工作所需的电压，暂态存贮电路的 复位信号PODR和输入数据信号D_IN均为低电平，暂态存贮电路进入数据保持状态，在芯片 掉电后的时间Th内，暂态存贮电路保持掉电前所存贮的数据，下次标签上电时，标签可以从 该暂态存贮中读取掉电前所存贮的数据，以重复掉电前的通讯过程；芯片掉电时间超过Th， 暂态存贮电路中的数据丢失，下次标签芯片上电时，暂态存贮电路输出逻辑低电平；
5)当标签再次上电，则重复步骤1)至4)的过程。 当然，按照上述的技术方案，其中访问控制电路、暂态存贮单元和输出灵敏放大器
也可以换成上述的其他各回路，均属本发明的保护范围。 实施例二 参看图5至图14，本发明暂态存贮电路由依次相连的访问控制电路、暂态存贮单 元和输出灵敏放大器组成。标签芯片数字电路的复位信号PODR、输入数据信号DJN和写使 能信号WEN经访问控制电路写入暂态存贮单元，暂态存贮单元的暂存数据输出Vc经输出灵 敏放大器放大后由数据线DJ)UT输出。访问控制电路按照复位信号的复位方式不同为如下 四种结构的一种 1)复位信号PODR高电平复位有效，低电平芯片正常工作，写使能信号WEN低电平 时向暂态存贮电路写有效，WEN高电平时暂态存贮电路处于数据暂态保持状态的系统。输 入数据信号DJN分别连接到或非门二 15的一个输入端和经反相器一 13连接到或非门一 14的一个输入端，复位信号PODR和写使能信号WEN分别与或门20的输入端连接，或门20 的输出端分别连接到或非门一 14和或非门二 15的另一个输入端。或门20的输出为EN，或 非门一 14的输出为访问控制电路的输出信号IN，或非门二 15的输出为访问控制电路的输 出信号S。 2)复位信号PODR高电平复位有效，低电平芯片正常工作，写使能信号WEN高电平 时向暂态存贮电路写有效，WEN低电平时暂态存贮电路处于数据暂态保持状态的系统。输 入数据信号DJN分别连接到或非门二 15的一个输入端和经反相器一 13连接到或非门一 14的一个输入端，写使能信号WEN经反相器三24后和复位信号PODR分别与或门20的输 入端连接，或门20的输出端分别连接到或非门一 14和或非门二 15的另一个输入端。或门 20的输出为EN，或非门一 14的输出为访问控制电路的输出信号IN，或非门二 15的输出为 访问控制电路的输出信号^。 3)复位信号P0DR低电平复位有效，高电平芯片正常工作，写使能信号WEN高电平 时向暂态存贮电路写有效，WEN低电平时暂态存贮电路处于数据暂态保持状态的系统。输 入数据信号DJN分别连接到或非门二 15的一个输入端和经反相器一 13连接到或非门一
1514的一个输入端，复位信号PODR和写使能信号WEN分别与与非门30的输入端连接，与非 门30的输出端分别连接到或非门一 14和或非门二 15的另一个输入端。与非门30的输出 为EN，或非门一 14的输出为访问控制电路的输出信号IN，或非门二 15的输出为访问控制 电路的输出信号!S。 4)复位信号PODR低电平复位有效，高电平芯片正常工作，写使能信号WEN低电平 时向暂态存贮电路写有效，WEN高电平时暂态存贮电路处于数据暂态保持状态的系统。输入 数据信号D_IN分别连接到或非门二 15的一个输入端和经反相器一 13连接到或非门一 14 的一个输入端，写使能信号WEN经反相器三24后和复位信号P0DR分别与与非门30的输入 端连接，与非门30的输出端分别连接到或非门一 14和或非门二 15的另一个输入端。与非 门30的输出为EN，或非门一 14的输出为访问控制电路的输出信号IN，或非门二 15的输出 为访问控制电路的输出信号IS。 访问控制电路的输出信号IN和输出信号^满足如下关系(其中，" "表示摩尔 与运算) 1)复位信号PODR高电平复位有效，低电平芯片正常工作，写使能信号WEN低电平 时向暂态存贮电路写有效，写使能信号WEN高电平时暂态存贮电路处于数据暂态保持状态 的系统，输入输出信号满足IN = PODR*WEN*D —IN，!S = PODR*WEN 57^° 2)复位信号PODR高电平复位有效，低电平芯片正常工作，写使能信号WEN高电平 时向暂态存贮电路写有效，写使能信号WEN低电平时暂态存贮电路处于数据暂态保持状态 的系统，输入输出信号满足IN = PODR*WEN*D —IN^ = PODR*WEN*D_IN。 3)复位信号PODR低电平复位有效，高电平正常工作，写使能信号WEN低电平时向 暂态存贮电路写有效，写使能信号WEN高电平时暂态存贮电路处于数据暂态保持状态的系 统，输入输出信号满足
lu'"」IN = PODR*WEN*D —IN，IN = PODR*WEN*D —IN。 4)复位信号PODR低电平复位有效，高电平正常工作，写使能信号WEN高电平时向 暂态存贮电路写有效，写使能信号WEN低电平时暂态存贮电路处于数据暂态保持状态的系 统，输入输出信号满足 IN = PODR WEN D_IN， B = PODR WEN DIN 。 暂态存储单元为如下三种结构的一种 1)访问控制电路的输出IS与NM0S晶体管一 38的栅极相连，访问控制电路的输出 IN与NM0S晶体管二 39的栅极相连，NM0S晶体管一 38的源极和NM0S晶体管二 39的漏极 分别与电源VDD相连。NM0S晶体管一 38的漏极、NM0S晶体管四41的栅极和NM0S晶体管 二 40的漏极相连接，NM0S晶体管二 39的源极、NM0S晶体管三40的栅极、NM0S晶体管四41 的漏极和储能电容42的正极板相连。NM0S晶体管三40的源极、NM0S晶体管四41的源极 和储能电容42的负极板都接地GND，储能电容42的正极板为暂态存储单元的输出Vc。
2)访问控制电路的输出玩与NM0S晶体管二 39的漏极相连，访问控制电路的输出 IN与NM0S晶体管一 38的漏极相连，NM0S晶体管一 38的栅极和NM0S晶体管二 39的栅极相连。NM0S晶体管二 39的源极、NM0S晶体管四41的栅极和NMOS晶体管三40的漏极相连 接。NMOS晶体管二 39的栅极连接到访问控制电路的输出EN。 NMOS晶体管一 38的源极、 NMOS晶体管三40的栅极、NMOS晶体管四41的漏极和储能电容42的正极板相连，NMOS晶 体管三40的源极、NMOS晶体管四41的源极和储能电容42的负极板都接地GND，储能电容 42的正极板为暂态存储单元的输出Vc。 3)访问控制电路的输出^与NMOS晶体管二 39的栅极相连，访问控制电路的输出 IN与NMOS晶体管一 38的栅极相连，NMOS晶体管一 38的漏极连接到电源VDD。 NMOS晶体管 二 39的源极和储能电容42的负极板都接地GND，NMOS晶体管一 38的源极、NMOS晶体管二 39的漏极和储能电容42的正极板相连，储能电容42的正极板为暂态存储单元的输出Vc。
输出灵敏放大器为如下两种结构的一种 1)暂态存贮单元的输出Vc和标签射频前端电压参考源的输出参考电压Vref分别 与比较器51的正相输入端和负相输入端相连，比较器51的输出经缓冲器52连接到数据输 出端DJ)UT，输出灵敏放大器的比较判决电平VM = Vref。 2)暂态存贮单元的输出Vc和暂态存贮单元的输出Vc经反相器四53反相后分别 与比较器51的正相输入端和负相输入端相连，比较器51的输出经缓冲器52连接到数据输 出端DJ)UT，输出灵敏放大器的比较判决电平VM为反相器四53的开关阈值。
暂态存贮单元的数据信息存贮时间Th、暂态存贮电容的容值C、暂态存贮电容的泄 漏电流1。(t)、与暂态存贮电容相连的晶体管的衬底泄漏电流IJt)、电源电压V。。、写入电路 NMOS管的漏源电压V。s以及输出灵敏放大器的比较判决电平VM满足如下关系 f {Ic (t) +1！(t)}dt=C(VDD—VDS_ VM)。 参看图17和图18，暂态存贮电路由第二种访问控制电路、第三种暂态存储单元和 第二种输出灵敏放大器串联组成。暂态存贮电路在芯片掉电后对通讯信息进行暂态保存， 复位信号PODR高电平复位有效，低电平芯片正常工作，写使能信号WEN高电平时，向暂态 存贮电路写有效，WEN为低电平时，暂态存贮电路处于数据暂态保持状态的无源射频识别标 签，它的使用方法步骤如下 1)标签芯片从无电状态上电时，标签射频前端模块产生上电复位信号，复位信号 PODR置为有效的逻辑电平，写使能信号WEN为无效的逻辑电平，芯片从暂态存贮电路读取 数据并将暂态存贮电路的输出DJ)UT加载到目标寄存器锁存。此时，处于读取状态的暂态 存贮电路保持所存贮的数据，不能向暂态存贮电路内写入数据，输入信号D—IN置为低电 平； 2)标签芯片上电完毕，芯片电源VDD达到正常工作电压，复位信号PODR置为无效 的逻辑电平，向暂态存贮电路写入数据时，写使能信号WEN置为有效的逻辑电平，暂态存贮 电路进入写入状态，并在芯片下电以前始终处于写入状态，在此期间，标签通过改变输入信 号D_IN为逻辑低电平或者逻辑高电平向暂态存贮电路写入逻辑0或者逻辑1，暂态存贮电 路的写入时间Tj超足i; << Th(Th为暂态存贮电路的数据保持时间)；写入成功后，写使能 信号WEN置为无效的逻辑电平，暂态存贮电路进入保持状态，在写使能WEN无效后的时间Th 内，暂态存贮电路保持最近一次写入的数据，在写使能WEN无效后的时间Th以后，暂态存贮 电路内存贮的数据丢失，暂态存贮电路输出逻辑低电平； 3)标签芯片下电，电源VDD从正常工作电压开始下降时，标签射频前端模块产生
17下电复位信号，复位信号PODR置为下电有效的逻辑电平，写使能信号WEN为无效逻辑电平， 暂态存贮电路进入数据保持状态，暂态存贮的输入信号D—IN置为低电平；
4)标签芯片已经掉电，电源VDD低于芯片正常工作所需的电压时，暂态存贮电路 的复位信号P0DR、写使能信号WEN和输入信号DJN均为低电平，暂态存贮电路进入保持状 态，在芯片掉电后的时间Th内，暂态存贮电路保持掉电前所存贮的数据，下次标签上电时， 标签芯片可以从该暂态存贮中读取掉电前所存贮的数据，以重复掉电前的通讯过程；芯片 掉电时间超过Th，暂态存贮电路中的数据丢失，下次标签芯片上电时，暂态存贮电路输出逻 辑低电平； 5)标签再次上电，则重复上述步骤1)至步骤4)的过程。 当然，按照上述的技术方案，其中访问控制电路、暂态存贮单元和输出灵敏放大器 也可以换成上述的其他各回路，均属本发明的保护范围。
权利要求
一种适于CMOS集成的暂态存贮电路，其特征在于，它由依次相连的访问控制电路、暂态存贮单元和输出灵敏放大器组成，标签芯片数字电路的复位信号PODR和输入数据信号D_IN经访问控制电路写入暂态存贮单元，暂态存贮单元的暂存数据输出Vc经输出灵敏放大器放大后由数据线D_OUT输出。
2. 如权利要求1所述的适于CMOS集成的暂态存贮电路，其特征在于，所述访问控制电 路按照复位信号的复位方式不同为如下两种结构的一种1) 对于复位信号PODR高电平复位有效，低电平正常工作的数字系统，输入数据信号D_ IN分别连接到或非门二 (15)的一个输入端和经反相器一 (13)连接到或非门一 (14)的一 个输入端，复位信号PODR分别连接到或非门一 (14)和或非门二 (15)的另一个输入端，或 非门一 (14)的输出为访问控制电路的输出信号IN，或非门二 (15)的输出为访问控制电路的输出信号^;2) 对于复位信号PODR低电平复位有效，高电平正常工作的数字系统，输入数据信号D— IN分别连接到或非门二 (15)的一个输入端和经反相器一 (13)连接到或非门一 (14)的一 个输入端，复位信号PODR经反相器二 (16)后分别连接到或非门一 (14)和或非门二 (15) 的另一个输入端，或非门一 (14)的输出为访问控制电路的输出信号IN，或非门二 (15)的输 出为访问控制电路的输出信号S 。
3. 如权利要求1或2所述的适于CMOS集成的暂态存贮电路，其特征在于，所述访问控 制电路的输出信号IN和输出信号&满足如下关系(其中，" "表示摩尔与运算)1) 复位信号PODR高电平复位有效，低电平正常工作的数字系统，输入输出信号满足 IN = PODR*D —IN, 5 = PODR*D IN;2) 复位信号PODR低电平复位有效，高电平正常工作的数字系统，输入输出信号满足 IN = PODR*D—IN,玩二PODR，D INo
4. 如权利要求3所述的适于CMOS集成的暂态存贮电路，其特征在于，所述暂态存储单 元为如下三种结构的一种1) 访问控制电路的输出5与NM0S晶体管一 (38)的栅极相连，访问控制电路的输出IN 与NMOS晶体管二 (39)的栅极相连，NMOS晶体管一 (38)的漏极和NM0S晶体管二 (39)的漏 极分别与电源VDD相连，NMOS晶体管一 (38)的源极、NM0S晶体管四(41)的栅极和NMOS晶 体管三(40)的漏极相连接，NMOS晶体管二 (39)的源极、NM0S晶体管三(40)的栅极、NM0S 晶体管四(41)的漏极和储能电容(42)的正极板相连，NMOS晶体管三(40)的源极、NM0S晶 体管四(41)的源极和储能电容(42)的负极板都接地GND，储能电容(42)的正极板为暂态 存储单元的输出Vc ;2) 访问控制电路的输出iS与NMOS晶体管二 (39)的漏极相连，访问控制电路的输出IN 与NMOS晶体管一 (38)的漏极相连，NMOS晶体管一 (38)的栅极和NMOS晶体管二 (39)的 栅极相连，NMOS晶体管二 (39)的源极、NMOS晶体管四(41)的栅极和NMOS晶体管三(40) 的漏极相连接，NMOS晶体管二 (39)的栅极连接到访问控制电路的输出EN， NMOS晶体管一 (38)的源极、NMOS晶体管三(40)的栅极、NMOS晶体管四(41)的漏极和储能电容(42)的 正极板相连，NMOS晶体管三(40)的源极、NMOS晶体管四(41)的源极和储能电容(42)的负 极板都接地GND，储能电容(42)的正极板为暂态存储单元的输出Vc ;3)访问控制电路的输出玩与NMOS晶体管二 (39)的栅极相连，访问控制电路的输出IN 与NMOS晶体管一 (38)的栅极相连，NMOS晶体管一 (38)的漏极连接到电源VDD， NM0S晶体 管二 (39)的源极和储能电容(42)的负极板都接地GND，NMOS晶体管一 (38)的源极、NMOS 晶体管二 (39)的漏极和储能电容(42)的正极板相连，储能电容(42)的正极板为暂态存储 单元的输出Vc。
5. 如权利要求4所述的适于CMOS集成的暂态存贮电路，其特征在于，所述输出灵敏放 大器为如下两种结构的一种1) 暂态存贮单元的输出Vc和标签射频前端电压参考源的输出参考电压VMf分别与比 较器(51)的正相输入端和负相输入端相连，比较器(51)的输出经缓冲器(52)连接到数据 输出端DJ)UT，输出灵敏放大器的比较判决电平VM = Vref ;2) 暂态存贮单元的输出Vc和暂态存贮单元的输出Vc经反相器四(53)反相后分别与 比较器(51)的正相输入端和负相输入端相连，比较器(51)的输出经缓冲器(52)连接到数 据输出端DJ)UT，输出灵敏放大器的比较判决电平VM为反相器四(53)的开关阈值。
6. 如权利要求5所述的适于CMOS集成的暂态存贮电路，其特征在于，所述暂态存贮单 元的数据信息存贮时间Th、暂态存贮电容的容值C、暂态存贮电容的泄漏电流I。(t)、与暂态 存贮电容相连的NMOS晶体管的衬底泄漏电流L (t)、电源电压V。。、写入电路NMOS管的漏源 电压V。s以及输出灵敏放大器的比较判决电平VM满足如下关系<formula>formula see original document page 3</formula>
7. 如权利要求1所述的适于CMOS集成的暂态存贮电路的使用方法，其步骤如下1) 标签芯片上电，标签射频前端模块产生上电复位信号，复位信号PODR置为有效的逻 辑电平，数字基带处理模块处于复位状态，暂态存贮电路处于读取状态，标签芯片从暂态存 贮电路中读取数据并将暂态存贮电路的输出D_0UT加载到目标寄存器锁存；此时，处于读 取状态的暂态存贮电路保持所存贮的数据，不能向暂态存贮电路内写入数据，输入信号D_ IN置为低电平;2) 标签芯片上电完毕，芯片电源VDD达到正常工作电压，复位信号PODR置为无效的逻 辑电平，暂态存贮电路进入写入状态，并在芯片下电以前始终处于写入状态，在此期间，标 签通过改变输入信号D_IN为逻辑低电平或者逻辑高电平向暂态存贮电路写入逻辑0或者 逻辑1，暂态存贮电路的写入时间Tw满足Tw << Th(Th为暂态存贮电路的数据保持时间)；3) 标签芯片下电，暂态存贮电路进入数据保持状态，标签射频前端模块产生下电复位 信号，复位信号PODR置为有效的逻辑电平，输入信号D_IN置为低电平；4) 标签芯片掉电，芯片电源VDD低于芯片正常工作所需的电压，暂态存贮电路的复位 信号PODR和输入数据信号D_IN均为低电平，暂态存贮电路进入数据保持状态，在芯片掉电 后的时间Th内，暂态存贮电路保持掉电前所存贮的数据，下次标签上电时，标签可以从该暂 态存贮中读取掉电前所存贮的数据，以重复掉电前的通讯过程；芯片掉电时间超过Th，暂态 存贮电路中的数据丢失，下次标签芯片上电时，暂态存贮电路输出逻辑低电平；5) 当标签再次上电，则重复步骤l)至4)的过程。
8. —种适于CMOS集成的暂态存贮电路，其特征在于，它由依次相连的访问控制电路、 暂态存贮单元和输出灵敏放大器组成，标签芯片数字电路的复位信号PODR、输入数据信号D_IN和写使能信号WEN经访问控制电路写入暂态存贮单元，暂态存贮单元的暂存数据输出 Vc经输出灵敏放大器放大后由数据线D_0UT输出。
9. 如权利要求8所述的适于CMOS集成的暂态存贮电路，其特征在于，所述访问控制电 路按照复位信号的复位方式不同为如下四种结构的一种1) 对于复位信号PODR高电平复位有效，低电平芯片正常工作，写使能信号WEN低电平 时向暂态存贮电路写有效，WEN高电平时暂态存贮电路处于数据暂态保持状态的系统，输入 数据信号D—IN分别连接到或非门二 (15)的一个输入端和经反相器一 (13)连接到或非门 一 (14)的一个输入端，复位信号PODR和写使能信号WEN分别与或门(20)的输入端连接， 或门(20)的输出端分别连接到或非门一 (14)和或非门二 (15)的另一个输入端，或门(20) 的输出为EN，或非门一 (14)的输出为访问控制电路的输出信号IN，或非门二 (15)的输出 为访问控制电路的输出信号5;2) 对于复位信号PODR高电平复位有效，低电平芯片正常工作，写使能信号WEN高电平 时向暂态存贮电路写有效，WEN低电平时暂态存贮电路处于数据暂态保持状态的系统，输入 数据信号D—IN分别连接到或非门二 (15)的一个输入端和经反相器一 (13)连接到或非门 一 (14)的一个输入端，写使能信号WEN经反相器三(24)后和复位信号PODR分别与或门 (20)的输入端连接，或门(20)的输出端分别连接到或非门一 (14)和或非门二 (15)的另一 个输入端，或门(20)的输出为EN，或非门一 (14)的输出为访问控制电路的输出信号IN，或非门二 (15)的输出为访问控制电路的输出信号S;3) 对于复位信号PODR低电平复位有效，高电平芯片正常工作，写使能信号WEN高电平 时向暂态存贮电路写有效，WEN低电平时暂态存贮电路处于数据暂态保持状态的系统，输入 数据信号D—IN分别连接到或非门二 (15)的一个输入端和经反相器一 (13)连接到或非门 一 (14)的一个输入端，复位信号PODR和写使能信号WEN分别与与非门(30)的输入端连接， 与非门(30)的输出端分别连接到或非门一 (14)和或非门二 (15)的另一个输入端，与非门 (30)的输出为EN，或非门一 (14)的输出为访问控制电路的输出信号IN，或非门二 (15)的 输出为访问控制电路的输出信号&;4) 对于复位信号PODR低电平复位有效，高电平芯片正常工作，写使能信号WEN低电平 时向暂态存贮电路写有效，WEN高电平时暂态存贮电路处于数据暂态保持状态的系统，输入 数据信号D—IN分别连接到或非门二 (15)的一个输入端和经反相器一 (13)连接到或非门 一 (14)的一个输入端，写使能信号WEN经反相器三(24)后和复位信号PODR分别与与非门 (30)的输入端连接，与非门(30)的输出端分别连接到或非门一 (14)和或非门二 (15)的另 一个输入端，与非门(30)的输出为EN，或非门一 (14)的输出为访问控制电路的输出信号 IN，或非门二 (15)的输出为访问控制电路的输出信号i^。
10. 如权利要求8或9所述的适于CMOS集成的暂态存贮电路，其特征在于，所述访问控 制电路的输出信号IN和输出信号^满足如下关系(其中，" "表示摩尔与运算)1)复位信号PODR高电平复位有效，低电平芯片正常工作，写使能信号WEN低电平时向 暂态存贮电路写有效，写使能信号WEN高电平时暂态存贮电路处于数据暂态保持状态的系 统，输入输出信号满足<formula>formula see original document page 4</formula>2) 复位信号P0DR高电平复位有效，低电平芯片正常工作，写使能信号WEN高电平时向 暂态存贮电路写有效，写使能信号WEN低电平时暂态存贮电路处于数据暂态保持状态的系 统，输入输出信号满足IN = PODR*WEN*D_IN， 5 = P0DR*WEN*D —IN ;3) 复位信号PODR低电平复位有效，高电平正常工作，写使能信号WEN低电平时向暂态 存贮电路写有效，写使能信号WEN高电平时暂态存贮电路处于数据暂态保持状态的系统， 输入输出信号满足IN = PODR*WEN*D —IN， 5 = PODR* WEN*D —IN ;4) 复位信号PODR低电平复位有效，高电平正常工作，写使能信号WEN高电平时向暂态 存贮电路写有效，写使能信号WEN低电平时暂态存贮电路处于数据暂态保持状态的系统， 输入输出信号满足IN = PODR*WEN*D_IN， S = PODR* WEN*D—IN 。
11. 如权利要求IO所述的适于CMOS集成的暂态存贮电路，其特征在于，所述暂态存储 单元为如下三种结构的一种1) 访问控制电路的输出S与NMOS晶体管一 (38)的栅极相连，访问控制电路的输出IN 与NMOS晶体管二 (39)的栅极相连，NMOS晶体管一 (38)的源极和NMOS晶体管二 (39)的漏 极分别与电源VDD相连，NMOS晶体管一 (38)的漏极、NMOS晶体管四(41)的栅极和NMOS晶 体管三(40)的漏极相连接，NMOS晶体管二 (39)的源极、NMOS晶体管三(40)的栅极、NMOS 晶体管四(41)的漏极和储能电容(42)的正极板相连，NMOS晶体管三(40)的源极、NMOS晶 体管四(41)的源极和储能电容(42)的负极板都接地GND，储能电容(42)的正极板为暂态 存储单元的输出Vc ;2) 访问控制电路的输出S与NMOS晶体管二 (39)的漏极相连，访问控制电路的输出IN 与NMOS晶体管一 (38)的漏极相连，NMOS晶体管一 (38)的栅极和NMOS晶体管二 (39)的 栅极相连，NMOS晶体管二 (39)的源极、NMOS晶体管四(41)的栅极和NMOS晶体管三(40) 的漏极相连接，NMOS晶体管二 (39)的栅极连接到访问控制电路的输出EN， NMOS晶体管一 (38)的源极、NMOS晶体管三(40)的栅极、NMOS晶体管四(41)的漏极和储能电容(42)的 正极板相连，NMOS晶体管三(40)的源极、NMOS晶体管四(41)的源极和储能电容(42)的负 极板都接地GND，储能电容(42)的正极板为暂态存储单元的输出Vc ;3) 访问控制电路的输出!S与NMOS晶体管二 (39)的栅极相连，访问控制电路的输出IN 与NMOS晶体管一 (38)的栅极相连，NMOS晶体管一 (38)的漏极连接到电源VDD， NMOS晶体 管二 (39)的源极和储能电容(42)的负极板都接地GND， NMOS晶体管一 (38)的源极、NMOS 晶体管二 (39)的漏极和储能电容(42)的正极板相连，储能电容(42)的正极板为暂态存储 单元的输出Vc。
12. 如权利要求ll适于CMOS集成的暂态存贮电路，其特征在于，所述输出灵敏放大器 为如下两种结构的一种1)暂态存贮单元的输出Vc和标签射频前端电压参考源的输出参考电压VMf分别与比 较器(51)的正相输入端和负相输入端相连，比较器(51)的输出经缓冲器(52)连接到数据 输出端DJ)UT，输出灵敏放大器的比较判决电平VM = Vref ;2)暂态存贮单元的输出Vc和暂态存贮单元的输出Vc经反相器四(53)反相后分别与 比较器(51)的正相输入端和负相输入端相连，比较器(51)的输出经缓冲器(52)连接到数 据输出端DJ)UT，输出灵敏放大器的比较判决电平VM为反相器四(53)的开关阈值。
13. 如权利要求12所述的适于CMOS集成的暂态存贮电路，其特征在于，所述暂态存贮 单元的数据信息存贮时间Th、暂态存贮电容的容值C、暂态存贮电容的泄漏电流Ic(t)、与 暂态存贮电容相连的NM0S晶体管的衬底泄漏电流II (t)、电源电压V。。、写入电路NM0S管的 漏源电压V。s以及输出灵敏放大器的比较判决电平VM满足如下关系 <formula>formula see original document page 6</formula>
14. 如权利要求8所述的适于CMOS集成的暂态存贮电路的使用方法，其步骤如下1) 标签芯片从无电状态上电时，标签射频前端模块产生上电复位信号，复位信号P0DR 置为有效的逻辑电平，写使能信号WEN为无效的逻辑电平，芯片从暂态存贮电路读取数据 并将暂态存贮电路的输出D_0UT加载到目标寄存器锁存；此时，处于读取状态的暂态存贮 电路保持所存贮的数据，不能向暂态存贮电路内写入数据，输入信号D—IN置为低电平；2) 标签芯片上电完毕，芯片电源VDD达到正常工作电压，复位信号P0DR置为无效的逻 辑电平，向暂态存贮电路写入数据时，写使能信号WEN置为有效的逻辑电平，暂态存贮电路 进入写入状态，在此期间，标签通过改变输入信号D_IN为逻辑低电平或者逻辑高电平向暂 态存贮电路写入逻辑0或者逻辑l，暂态存贮电路的写入时间Tw满足Tw << Th(Th为暂态 存贮电路的数据保持时间)；写入成功后，写使能信号WEN置为无效的逻辑电平，暂态存贮 电路进入保持状态，在写使能WEN无效后的时间Th内，暂态存贮电路保持最近一次写入的 数据，在写使能WEN无效后的时间Th以后，暂态存贮电路内存贮的数据丢失，暂态存贮电路 输出逻辑低电平；3) 标签芯片下电，电源VDD从正常工作电压开始下降时，标签射频前端模块产生下电 复位信号，复位信号PODR置为有效的逻辑电平，写使能信号WEN为无效逻辑电平，暂态存贮 电路进入数据保持状态，暂态存贮的输入信号D—IN置为低电平；4) 标签芯片已经掉电，电源VDD低于芯片正常工作所需的电压时，暂态存贮电路的复 位信号PODR、写使能信号WEN和输入信号DJN均为低电平，暂态存贮电路进入保持状态，在 芯片掉电后的时间Th内，暂态存贮电路保持掉电前所存贮的数据，下次标签上电时，标签芯 片可以从该暂态存贮中读取掉电前所存贮的数据，以重复掉电前的通讯过程；芯片掉电时 间超过Th，暂态存贮电路中的数据丢失，下次标签芯片上电时，暂态存贮电路输出逻辑低电平；5) 标签再次上电，则重复上述步骤1)至步骤4)的过程。
全文摘要
一种适于CMOS集成的暂态存贮电路及其使用方法，涉及射频识别(Radio Frequency Identification，RFID)技术领域。本发明的一种暂态存贮电路由依次相连的访问控制电路、暂态存贮单元和输出灵敏放大器组成。标签芯片数字电路的复位信号PODR和输入数据信号D IN经访问控制电路写入暂态存贮单元，暂态存贮单元的暂存数据输出Vc经输出灵敏放大器放大后由数据线D_OUT输出。本发明能解决无源射频识别应用中由于标签芯片短时掉电造成识别效率下降的问题，降低了标签识别的时间成本，提高了无源射频标签的识别效率，具有经济、简便的特点。
文档编号G11C14/00GK101727974SQ20081022419
公开日2010年6月9日 申请日期2008年10月27日 优先权日2008年10月27日
发明者吴行军, 马长明 申请人:北京同方微电子有限公司