半共享读出放大器和全局读取线架构的制作方法

专利名称：半共享读出放大器和全局读取线架构的制作方法
技术领域：
所揭示的实施例涉及多组式半导线存储器中的读出放大器和全局读取线架构。
背景技术：
图1 (现有技术)是采用共享读出放大器输出架构的多组式存储器结构的图。举例 来说，正从BANK0中读出的数据和正从BANK1中读出的数据均穿过同一读出放大器1 。 因此，称读出放大器1在所述两个组之间"共享"。图1的每一读出放大器使用三态驱 动器来驱动共用的单端全局读取线(RD) 2。三态驱动器3是用于读出放大器1的驱动 器。在操作中，所有三态驱动器的输出引线均耦合到如所说明的全局读取线2。在每次 存储器存取时，全局读取线2由所述三态驱动器中的一者驱动。所有其它三态驱动器处 于其高阻抗状态，并与全局读取线2隔离。依据正被输出的数据的值将全局读取线2驱 动为高或低。数据被从存储器驱动穿过读出放大器、穿过被启用的三态驱动器、穿过全 局读取线2且穿过输出缓冲器4。可复制组列以及相关联的读出放大器和三态驱动器， 使得存在多个此列，且使得各个列的三态驱动器全部驱动同一全局读取线2。类似地， 可增加每一列中的组的数目，只要每一组的三态驱动器耦合到全局读取线即可。
与非共享读出放大器方案相比，图1的共享架构具有若干优点。首先，与组的数目 相比，读出放大器的数目被减半。通过由于共享而减少读出放大器的数目，所消耗的集 成电路面积的量减少。第二，每个全局读取线上的装置结电容减小。对于每一对组来说， 只有一个三态驱动器耦合到全局读取线，而不是对于每一对组来说具有耦合到全局读取 线的两个三态驱动器。
然而，图1的共享结构的缺点在于读出放大器的输入引线上可能存在相当大的电 容性负载。假定不存在P沟道晶体管5。假定列读取/写入多路复用器是四对一多路复用 器。假定如所说明一读出放大器在两个组之间共享。在此情形下，将存在八个耦合到每 一读出放大器的输入引线的N沟道晶体管。这些N沟道晶体管中的每一者具有装置结 电容。读出放大器的输入引线上的对应的大量电容将显著减慢数据输出信号路径。为了 降低此电容，有时添加P沟道晶体管5。 P沟道晶体管5使列读取/写入多路复用器的装 置结电容彼此隔离。遗憾的是，将P沟道晶体管5放置在数据输出信号路径中会降低存 储器读出速度。除由于隔离P沟道晶体管5而减慢存储器读出速度之外，图1的共享结构还涉及全 局读取线2上不合需要的量的电容性负载。在图l的结构中，每一个三态驱动器涉及一 个耦合到全局读取线2的N沟道晶体管以及一个耦合到全局读取线2的P沟道晶体管。 由于空穴的迁移率比电子的迁移率低，P沟道晶体管通常约比N沟道晶体管大两倍。P 沟道晶体管的两晶体管大小单位在图1中表示为"2X"，而N沟道晶体管的一晶体管大 小单位在图1中表示为"1X"。晶体管的大小对由所述晶体管添加到全局读取线2上的 电容具有主要影响。因此，每一此三态驱动器将约三晶体管大小单位的电容性负载添加 到全局读取线2。对于P沟道上拉晶体管来说，存在两晶体管大小单位，且对于N沟道 下拉晶体管来说，存在一晶体管大小单位。对于四个组的实例来说，全局读取线2加载 有六晶体管大小单位。全局读取线上的此大电容性负载对存储器读出时间具有不良影 响。
图2 (现有技术)是采用非共享读出放大器输出架构的多组式存储器结构的图。对 于每一组来说，存在一个读出放大器。存在两个全局读取线，而不是使用三态输出驱动 器来将单个全局读取线驱动到数字逻辑高电平或数字逻辑低电平。仅在从存储器中读出 数据时才下拉图2的非共享结构的每个全局读取线6和7。全局读取线6和7最初由预 充电电路8预充电到同一电压。接着停用预充电电路8。如果(例如)正从BANKN-1 中读出的RBIT值是数字逻辑高，且正从BANKN-1中读出的RBITB值是数字逻辑低， 那么下拉晶体管9不导通，且下拉晶体管10导通。因此，全局读取线RD未被下拉，而 是保持在其预充电电压。然而，全局读取线RDB被晶体管IO下拉。全局读取线6与7 之间的电压差动被输出缓冲器11转换成对应的输出到数据输出引线12上的数字逻辑高 值。另一方面，如果正从BANKN-1中读出的RBIT值是数字逻辑低，且正从BANKN-1 中读出的RBITB值是数字逻辑高，那么下拉晶体管9导通，且下拉晶体管10不导通。 因此，全局读取线RD被晶体管9朝接地电位下拉。然而，全局读取线RDB保持在其 预充电电压。全局读取线6与7之间的电压差动被输出缓冲器11转换成数据输出引线 12上的对应数字逻辑低值。
与图l的共享结构相比，图2的非共享结构具有若干优点。首先，因为每一读出放 大器仅从一个列读取/写入多路复用器接收数据，所以不提供图1的P沟道隔离晶体管5。 这使存储器读出加速。第二，图2的非共享结构在全局读取线6和7上具有较少量的电 容性负载。在图2的结构中，对于四个组的实例来说，存在四个耦合到每个全局读取线 的N沟道下拉晶体管。每一 N沟道下拉晶体管在图2中被命名为涉及电容性负载的一 晶体管大小单位。将此一晶体管大小单位命名为"1X"。预充电电路8将某一电容添加到全局读取线，但对于每一组列来说，仅存在一个此电路8，因此在有许多组的情况下， 所添加的电容性负载相对较小。如可从图2所见，图2的每个全局读取线上的四晶体管 大小单位的负载优于图1的六晶体管大小单位的负载。
遗憾的是，图2的非共享结构具有缺点。与图l的共享结构相比，图2的非共享结 构涉及多达两倍的读出放大器。在图1的有四个组的共享结构中，仅需要两个读出放大 器。然而，在图2的有四个组的非共享结构中，需要四个读出放大器。

发明内容
一种多组式静态随机存取存储器(SRAM)包括一全局读取线和多个组。对于每一 组来说，所述存储器包括一读出放大器。多个所述读出放大器中的每一者具有耦合到放 大电路的输出引线。只有在读出放大器被启用时，所述读出放大器才能将具有第一数字 逻辑值的信号输出到其输出引线上。在存储器读取操作期间，如果所述多个读出放大器 中的任一者被启用且正输出具有第一数字逻辑值的信号，那么所述放电电路将所述全局 读取线驱动到数字逻辑电平(例如，使所述全局读取线向下朝接地电位放电)。以此方 式，称多个组"共享"同一放电电路。然而，每一组具有其自身的读出放大器，因此所 述组并不共享读出放大器。因此，此处将上述架构称作"半共享"架构。在一个有利实 施例中，放电电路仅涉及耦合到全局读取线的单个晶体管，从而使全局读取线上的电容 性负载减少或减到最小。所述晶体管可为单个N沟道下拉晶体管。
在上述新颖多组式存储器的一个具体实施例中，存储器包括一对差动全局数据读出 线。在读取操作开始时，预充电电路对所述差动全局读取线进行预充电。举例来说，可 将两个差动全局读取线预充电到电源电压VCC。在预充电之后，从存储器组中的一者读 出数据。所述存储器的唯一被启用的读出放大器是与从中读取数据的存储器组相关联的 读出放大器。存在与一对放电电路相关联的两个读出放大器。
在数据读出操作期间，如果两个读出放大器中的任一者被启用且正输出第一数字逻 辑值(正被读出的数据具有第一数字逻辑值)，那么放电电路中的第一放电电路使全局 读取线中的第一全局读取线放电。此放电可(例如)涉及将第一全局读取线上的电压朝 接地电位下拉。然而，如果读出放大器两者均未被启用，或如果一读出放大器被启用且 正输出第二数字逻辑值(正被读出的数据值具有第二数字逻辑值)，那么第一放电电路 不使第一全局读取线放电。另一方面，如果两个读出放大器中的任一者被启用且正输出 第二数字逻辑值(正被读出的数据具有第二数字逻辑值)，那么所述放电电路中的第二 放电电路使所述全局读取线中的第二全局读取线放电。然而，如果读出放大器两者均未被启用，或如果一读出放大器被启用且正输出所述第一数字逻辑值(经读出的数据具有 所述第一数字逻辑值)，那么第二放电电路不使第二全局读取线放电。
数据输出电路检测差动全局数据读出线之间的所得差动电压，并将适当的数字逻辑 值信号驱动到存储器的数据输出引线上。因为放电仅需要能够下拉全局读取线上的电 压，所以每次放电仅需要使一个晶体管耦合到其相关联的全局读取线。因此，对于存储 器中的每一对额外存储器组来说，存在两个读出放大器和两个放电电路，但仅存在耦合 到两个全局读取线中的每一者的一个额外晶体管。
在一种新颖方法中，当自第一读出放大器输出的第一信号具有第一数字逻辑值时， 或当自第二读出放大器输出的第二信号具有第一数字逻辑值时，使用逻辑门来检测逻辑 "或"(OR)条件。只有在读出放大器被启用时，所述读出放大器才能输出所述第一数字 逻辑值。逻辑门控制晶体管，使得所述晶体管逻辑"或"条件期间导通。当晶体管导通 时，所述晶体管使全局读取线朝第一电位(例如，朝接地电位)放电。
以上内容是概要且因此必然含有细节的简化、概括和省略；因此，所属领域的技术 人员将了解，所述概要仅具有说明性，且无意以任何方式加以限制。如仅由权利要求书 界定的本文所描述装置和/或过程的其它方面、发明性特征和优点将在本文中所陈述的非 限制性具体描述内容中变得明显。


图l (现有技术)是共享读出放大器存储器架构的图。
图2 (现有技术)是非共享读出放大器存储器架构的图。
图3是根据一个新颖方面的多组式存储器块100的平面布置图的简化图。
图4是图3的存储器块100的数据输出路径的示意图。
图5是图4的部分135的更详细的图。
图6是图5的列读取/写入多路复用器122和预充电电路136的更详细的图。 图7是图5的部分135的读出放大器126的更详细的图。
具体实施例方式
图3是根据一个新颖方面的多组式存储器块100的平面布置图的简化图。存储器块 100是静态随机存取存储器(SRAM)集成电路装置的存储器块。存储器块100经组织 以具有N个组，其中所述N个组中的每一者具有M个存储器地址位置。在图3的实例 中，每一存储器位置的宽度为一个位。
第一组104在所述图中被表示为BANK0，且最后一组101在所述图中被表示为BANKN-1 。相关联的行解码器块在每一组的左方。相关联的数据路径块在每一组的下方。 相关联的组局部控制块在数据路径块的左方。如所说明，此四个块(组块自身及其相关 联的行解码器块、数据路径块和局部控制块)的电路在一列中重复N次。在集成电路的 设计期间，可使用存储器设计编译器程序以通过添加或删除此四个块的若干集合来改变 组的数目。图3中的三个垂直定向的点指示可添加此四个块的若干集合以增加存储器的 大小的地方。
组BANKN-1、BANKN-2、BANK1和BANK0分别由图3中的标号101至U 104识另U。 用于组BANKN-1、 BANKN-2、 BANK1和BANK0的数据路径块分别由标号105至lj 108 识别。用于组BANKN-1、 BANKN-2、 BANK1和BANK0的行解码器块分别由标号109 到112识别。用于组BANKN-1、 BANKN-2、 BANK1和BANK0的局部控制块分别由标 号113到116识别。在左方列的底部，在用于BANK0的组局部控制块下方，是被称为 全局控制块的块117。在右方列的底部，在用于BANK0的数据路径块下方，是被称为 全局数据路径块的块118。
图4是存储器块100的数据输出路径的更详细的图。每一组存储器单元具有一相关 联的列读取/写入多路复用器和一读出放大器。用于组BANKN-1、 BANKN-2、 BANKI 和BANK0的列读取/写入多路复用器分别由标号119至lj 122识别。用于BANKN-1、 BANKN-2、 BANK1和BANK0的读出放大器分别由标号123到126识别。用于每一组 的列读取/写入多路复用器和读出放大器两者安置在与所述组相关联的数据路径块中。举 例来说，列读取/写入多路复用器122和读出放大器126安置在数据路径块108中并与 BANK0相关联。
一对放电电路与每一对组相关联。举例来说，放电电路127和128分别与组 BANKN-1和BANKN-2相关联。放电电路129和130分别与组BANK1和BANK0相关 联。所述放电电路与读出放大器一起安置在图3的数据路径块中。
图4说明两个垂直延伸的全局读取导线131和132 (此处被称作全局读取线)。在图 3的平面布置图中，垂直延伸的全局读取线131和132向下垂直延伸且穿过右方的块列。 图4还说明预充电电路133和数据输出电路134。预充电电路133和数据输出电路134 位于图3的全局数据路径块118中。
图5更详细地说明图4的部分135。部分135具有安置在存储器单元组104与列读 取/写入多路复用器122之间的预充电电路136。列读取/写入多路复用器122实际上包括 读取多路复用器137和写入解多路复用器138。
图6是图5的列读取/写入多路复用器122和预充电电路136的更详细的图。图7是图5的部分135的读出放大器126的更详细的图。 读取操作
在读取操作中，将地址放到图3的地址输入引线139上。将数字逻辑高读取信号放 到读取/写入引线140上。R/WB命名中的大写字母"B"指示将数字逻辑低放到引线 140上指示写入操作，而将数字逻辑高放到引线140上指示读取操作。在此初始条件下， 全局控制块117内的自定时电路使用于存储器块100的全局感测启用信号保持为解除断 言，使得所有局部感测启用信号被解除断言且使得所有读出放大器被停用。在图4的图 中，SEN[BANKO]、 SEN[BANKl]、 SEN[BANKN-2]禾卩SEN[BANKN-1]是局部感测启用 信号。这些局部感测启用信号被保持在数字逻辑低电平。
图7进一步详细展示读出放大器的电路。如可从图7所见，当SEN[BANKO]是数字 逻辑低时，那么N沟道晶体管141不导通且P沟道晶体管142和143导通。因此，弓l线 144和145上的读出放大器输出信号SOUT和SOUTB均被上拉到数字逻辑高电平。如 可从图5所见，如果来自两个读出放大器126和125的SOUT禾Q SOUTB信号是数字逻 辑高值，那么"与非"(NAND)门146和147两者输出数字逻辑低值。因此，下拉N 沟道晶体管148和149两者不导通。因此，图4的全局读取线131和132并未通过放电 电路129到130中的任一者耦合到接地电位。在此初始条件期间，所有读出放大器均被 停用，且放电电路127到130中没有一者将全局读取线耦合到接地电位。
在此初始条件期间，全局控制块117内的自定时电路断言预充电信号PRECHG和读 取预充电信号RD一PCH。如可从图6所见，预充电信号PRECHG的断言使得预充电电 路136的所有P沟道晶体管均导通。因此，每一对位线中的位线通过导通的P沟道晶体 管而耦合在一起。位线BL1和BL1B (例如)在此预充电条件期间耦合在一起。而且， 如可从图4所见，读取预充电信号RD—PCH的断言致使预充电电路133的所有P沟道晶 体管均导通。因此，全局读取线131和132耦合在一起，且耦合到电源电压VCC。
在已在图3的引线139和140上设置地址和读取信号之后，使引线150上的时钟信 号转变以起始读取操作。自定时电路解除断言预充电信号PRECHG和RD一PCH。因此， 全局读取线131和132不再耦合在一起，而是被允许浮动。自定时电路断言地址锁存器 启用信号(ALE)，所述地址锁存器启用信号(ALE)将引线139上的地址位锁存到全局 控制块117内的地址锁存器中。在全局控制块117中对出自所述地址锁存器的地址进行 预解码以产生组选择启用信号。对于每一组存在一个组启用信号，且一次断言所述组启 用信号中的至多一者。断言所述组启用信号中的哪一者视地址输入引线139上的地址而 定。如果地址输入引线139上的地址所识别的存储器位置在(例如)BANKO中，那么用于BANK0的组启用信号是所断言的组启用信号。类似地，如果地址输入引线139上 的地址所识别的存储器位置在BANK1中，那么用于BANK1的组启用信号是所断言的 组启用信号。
行解码器块109到112中的每一者含有从地址锁存器接收地址位的行解码器。如果 此行解码器被启用，那么此行解码器对所述地址位进行解码，并将字线信号断言到相关 联存储器位置组的字线中的一个适当字线上。然而，所述行解码器中的每一者从全局控 制块117中的自定时电路接收解码器启用信号。可用用于所述相关联组的组启用信号来 选通此解码器启用信号。因此，所述行解码器中仅一者被启用以将其相关联的字线驱动 到其相关联的存储器单元组中。为阐释目的而假定所启用的行解码器是用于BANKO的 行解码器，那么将断言图5中所说明的水平延伸的字线中的一者。将存取一行存储器单 元，使得存储于这些存储器单元中的值将被驱动出到垂直延伸的位线上。预充电电路136 现较长地如上文所描述对位线进行预充电。因此，从BANKO中读出的所述行值进入列 读取/写入多路复用器122中。对正从地址锁存器输出的地址位中的一些地址位进行解 码，并将其供应到列读取/写入多路复用器122，使得列读取/写入多路复用器122将选择 四对位线中的一者。在图5的实例中，信号R—COL_ADR
BANK0是致使列读取/写 入多路复用器122选择四对位线中的一对的四个解码器输出信号。在列读取/写入多路复 用器122内，使一对P沟道晶体管导通，使得一对位线经由图6的列读取/写入多路复用 器耦合到读取位线RBIT 151和读取位线RBITB 152上。因为所述操作是读取操作而不 是写入操作，所以W一COL—ADR
解码器输出信号全部被解除断言。因此，图6的写 入解多路复用器138的N沟道晶体管中没有一者是导通的。因此，所述对位线中的适当 一对可被传导穿过列读取/写入多路复用器122并到达读取位线151和152上。
块U7内的自定时电路接着断言全局感测启用信号。如上文所述，用组启用信号来 选通全局感测启用信号，使得局部感测启用信号SEN[BANKO]、 SEN[BANKl]、 SEN[BANKN-2]和SEN[BANKN-1]中的一者将被断言。在此处正描述的正读取BANKO 中的存储器位置的读取操作实例中，SEN[BANKO]被断言，且所有其它感测启用信号(包 括SEN[BANKl])均未被断言。因此，图5的读出放大器126被启用，且读出放大器125 未被启用。图5的读出放大器126检测读取位线151和152上的数据信号，并将数据驱 动出来到达SOUT和SOUTB线153和154上。如果正读取的存储器单元的数据内容是 第一数字值，那么信号SOUT和SOUTB中的一者将为数字逻辑低。如果正读取的存储 器单元的数据内容是第二数字值，那么信号SOUT和SOUTB中的另一者将为数字逻辑 低。首先考虑RBIT为数字逻辑高且RBITB为数字逻辑低的情形。读出放大器126为非 反相型。因此，线153上的信号SOUT为数字逻辑高，且线154上的信号SOUT为数字 逻辑低。用于BANK1的读出放大器125未被启用，因此其在线155和156上的SOUT 和SOUTB信号两者均为数字逻辑高值。因此，供应到"与非"门147的输入信号中的 一者为数字逻辑低，"与非"门！47输出数字逻辑高信号，使N沟道下拉晶体管149导 通，且全局读取线RDB 132被朝接地电位下拉。使用"与非"门147来检测引线155 或156上的信号中的一者何时为低。在此逻辑"或"条件下，"与非"门147将晶体管 149控制为导通。
然而，供应到"与非"门146的两个输入信号均为数字逻辑高值。因此，"与非" 门146输出数字逻辑低信号，N沟道晶体管148不导通，且全局读取线RD 131并未被 朝接地电位下拉，而是保持在其预充电电压。使用"与非"门146来检测线153或155 上的信号中的一者何时为低。在此逻辑"或"条件下，"与非"门146将晶体管148控 制为导通。
因此，全局读取线RDB 132上的电压充分低于全局读取线RD 131上的电压。(可 称线RDB上的电压被下拉到接地电位，但应理解，这是用于阐释目的的简化常见术语， 且此术语表示线RDB上的电压仅适当地低于线RD上的电压，使得数据输出电路134 可恰当地检测差动电压状态)。此相对电压条件由图4的数据输出电路134转换并缓冲 为输出到数据输出引线DOUT 157上的数字逻辑高电压。图4的DOUT引线157是图3 中所说明的数据输出引线147。数据输出电路134安置在图3的全局数据路径块118中。
接下来考虑RBIT为数字低且RBITB为数字高的情形。读出放大器126为非反相型。 因此，线153上的信号SOUT为数字低，且线154上的信号S0UT为数字高。用于BANK1 的读出放大器125未被启用，因此其在线155和156上的SOUT和SOUTB信号两者均 为数字逻辑高值。因此，供应到"与非"门146的输入信号中的一者为数字逻辑低，"与 非"门146输出数字逻辑高信号，使N沟道下拉晶体管148导通，且全局读取线RD131 被朝接地电位下拉。然而，供应到"与非"门149的两个输入信号均为数字逻辑高值。 因此，"与非"门147输出数字逻辑低信号，N沟道晶体管149不导通，且全局读取线 RDB 132并未被朝接地电位下拉，而是保持在其预充电电压。因此，全局读取线RD131 上的电压充分低于全局读取线RDB 132上的电压。此相对电压条件由图4的数据输出电 路134转换并缓冲为输出到数据输出引线DOUT 157上的数字逻辑低电压。
写入操作
在写入操作中，将待写入的数据值及其补码(complement)分别放到图3的数据输入引线158和159上。将数据值将被写入到其中的存储器位置的地址放到地址输入引线139上。将数字逻辑低写入信号放到读取/写入R/WB引线140上。全局控制块117内的自定时电路保存用于存储器块100的所有局部感测启用信号，使得所有读出放大器均被停用。因此，线153和154上的信号SOUT和SOUTB两者均被保持在数字逻辑高电平。如可从图5所见，如果来自读出放大器126和读出放大器125的SOUT禾n SOUTB信号全部为数字逻辑高值，那么"与非"门146和147将输出数字逻辑低值。因此，下拉N沟道晶体管148和149两者将不导通。因此，图4的全局读取线131和132未通过放电电路127到130中的任一者耦合到接地电位。
在此初始条件期间，全局控制块117内的自定时电路断言PRECHG。 PRECHG使预充电电路136的所有P沟道晶体管均导通。每一对位线中的位线通过预充电电路136内的P沟道晶体管而耦合在一起。
在已设置数据、地址和写入信号之后，使图3的引线150上的时钟信号转变以起始写入操作。自定时电路解除断言预充电信号PRECHG，使得位线在预充电状态下不再耦合在一起。自定时电路断言数据锁存器启用信号(DLE)，所述数据锁存器启用信号(DLE)致使引线158和159上的数据及其补码被锁存到数据锁存器中。所述数据锁存器安置在全局数据路径块118中。经锁存的数据值及其补码在从数据锁存器输出时，被供应到用于每一组的列读取/写入多路复用器的数据输入引线160和161 (见图5)上。自定时电路还断言地址锁存器启用信号(ALE)，使得引线139上的地址被锁存到全局控制块117中的地址锁存器中。
如上文相对于读取操作而描述，对于每一存储器单元组存在一个行解码器。将此行解码器安置在位于图3中的相关联组左方的块中。此行解码器只有在被启用时才能将字线信号驱动到相关联的存储器位置组的字线中的一个适当字线上，使得可存取一行存储器单元。如上文相对于读取操作而描述，对地址位进行解码以产生组启用信号，且使用所述组启用信号来停用除一个行解码器外的所有行解码器。如果一个行解码器被停用，那么其不能断言其相关联字线中的任一者。为阐释目的而假定被启用的行解码器是用于
BANKO的行解码器。接着断言图5中所说明的水平延伸的字线中的一者。存取一行存储器单元。
也如上文结合读取操作所述对经锁存的地址进行解码，以产生经解码的写入列地址值 (W_COL—ADR
BANK0 ) 且产生经解码的读取列地址值(R—COL_ADR
BANK0)。然而，在写入操作的情况下，正为低的R/WB信号防止所述读取列地址值中的任一者被断言(断言为低)。因此，列读取/写入多路复用器122的读取多路复用器137 (见图6)的P沟道晶体管中没有一者是导通的。因此，RBIT和RBITB线151和152上存在的电压并未经由列读取/写入多路复用器结构而耦合到位线BL1到BL4以及BL1B到BL4B上。在写入操作的情况下，正为低的R/WB信号使得能够针对被启用组的列读取/写入多路复用器而断言写入列地址值中的一个适当写入列地址值(断言为高)。因此，被启用组的列读取/写入多路复用器的写入解多路复用器138(见图6)将数据输入值DIN及其补码DINB传导穿过写入解多路复用器138，并到达四对位线中的一选定对。其它对位线上的电压保持在其预充电电压下浮动。
数据值及其补码由三态写入缓冲器缓冲。这些写入缓冲器由自定时电路所产生的写入时钟信号(WCLK)启用。在建立从数据锁存器的输出到存储器单元组中的一个适当存储器单元组中的存储器位置中的适当存储器位置的数据路径之后，自定时电路断言写入时钟信号(WCLK)。这致使数据值及其补码由经启用的数据缓冲器经由写入解多路复用器138写入到一对位线上，并向下到达存储器单元行中的其字线被断言的存储器单元中。由于选通各个写入解多路复用器的写入列地址值(W—COL_ADR
)的组启用信号的缘故，仅一个组的写入多路复用器被启用。由于选通各个组的各个行解码器的行解码器启用信号的组启用信号的缘故，单个字线信号被断言到所述存储器单元组中的一个存储器单元组中。因此，数据值仅被写入到存储器块100的一个存储器单元中。
放电电路和全局读取线
与图1的现有技术共享读出放大器输出架构(其中将一对额外组耦合到全局读取线涉及将额外的三晶体管大小单位耦合到全局读取线)形成对比，且与图2的现有技术非共享读出放大器输出架构(其中将一对额外组耦合到全局读取线涉及将额外的两晶体管大小单位耦合到每个全局读取线)形成对比，图3到图7的新颖的半共享结构允许通过将仅一个额外晶体管大小单位耦合到每个全局读取线来将一对额外组耦合到全局读取线。用图4中的"IX"来设计一晶体管大小单位。对于将耦合到全局读取线131和132的每一对额外组来说，仅需要将一个额外N沟道下拉晶体管耦合到每个全局读取线。
尽管上文出于指导目的而描述了特定具体实施例，但本专利文献的教示具有普遍适用性，且并不限于上文所描述的具体实施例。尽管上文描述放电电路涉及耦合到两个不同读出放大器的双输入式"与非"门的实例，但新颖技术是可扩展的，使得放电电路的逻辑门可具有两个以上输入引线，且可耦合到两个以上不同读出放大器。放电电路可(例如)包括驱动下拉晶体管的四输入式"与非"门，其中所述"与非"门的四个输入引线耦合到四个不同的读出放大器。尽管上文说明其中全局读取线为承载差动信号的差动读取线的实例，但新颖技术也适用于单端全局读取线。放电电路可涉及或可为三态驱动器，而不是选择性地下拉经预充电的读取线，所述三态驱动器在其相关联的读出放大器中的任一者被启用的情况下被启用。三态驱动器可将读取线驱动到数字逻辑高电平或驱动到数字逻辑低电平。半共享读出放大器架构适用于除SRAM存储器之外的其它类型的存储器(例如，动态只读存储器(DRAM))。因此，可在不脱离所附权利要求书的范围的情况下，对所描述的具体实施例的各种特征实践各种修改、调整和组合。
权利要求
1.一种存储器电路，其包含第一全局读取线；第二全局读取线；第一读出放大器，其具有第一输出引线和第二输出引线；第二读出放大器，其具有第一输出引线和第二输出引线；第一放电电路，如果所述第一读出放大器的所述第一输出引线或所述第二读出放大器的所述第一输出引线上存在第一数字逻辑值，那么所述第一放电电路使所述第一全局读取线朝第一电位放电；以及第二放电电路，如果所述第一读出放大器的所述第二输出引线或所述第二读出放大器的所述第二输出引线上存在所述第一数字逻辑值，那么所述第二放电电路使所述第二全局读取线朝所述第一电位放电。
2. 根据权利要求1所述的存储器电路，其进一步包含预充电电路，其耦合到所述第一全局读取线和所述第二全局读取线，其中所述预 充电电路选择性地将所述第一全局读取线与所述第二全局读取线耦合在一起，且同 时将所述第一全局读取线和所述第二全局读取线朝第二电位充电。
3. 根据权利要求1所述的存储器电路，其中所述第一放电电路仅包括一个耦合到所述 第一全局读取线的晶体管，且其中所述第二放电电路仅包括一个耦合到所述第二全 局读取线的晶体管。
4. 根据权利要求1所述的存储器电路，其中如果所述第一读出放大器的所述第一输出 引线和所述第二读出放大器的所述第一输出引线两者上均存在与所述第一数字逻辑 值相反的第二数字逻辑值，那么所述第一放电电路不使所述第一全局读取线朝所述 第一电位放电，且其中如果所述第一读出放大器的所述第二输出引线和所述第二读 出放大器的所述第二输出引线上存在所述第二数字逻辑值，那么所述第二放电电路 不使所述第二全局读取线朝所述第一电位放电。
5. 根据权利要求1所述的存储器电路，其中所述第一放电电路包含逻辑门，其具有第一输入引线、第二输入引线和输出引线，其中所述逻辑门的所述第一输入引线耦合到所述第一读出放大器的所述第一输出引线，其中所述逻辑门 的所述第二输入引线耦合到所述第二读出放大器的所述第一输出引线；以及晶体管，其具有第一引线、第二引线和控制引线，其中所述第一引线耦合到所述 第一全局读取线，且其中所述控制引线耦合到所述逻辑门的所述输出引线。
6. 根据权利要求1所述的存储器电路，其进一步包含数据输出电路，其具有第一输入引线、第二输入引线和输出引线，其中所述第一 输入引线耦合到所述第一全局读取线，且其中所述第二输入引线耦合到所述第二全 局读取线。
7. 根据权利要求1所述的存储器电路，其进一步包含数据输出电路，其检测所述第一全局读取线与所述第二全局读取线之间的差动电 压，且响应于所述检测而将数字逻辑值断言到所述数据输出电路的输出引线上。
8. 根据权利要求1所述的存储器电路，其中所述第一读出放大器可被启用或停用，其 中如果所述第一读出放大器被停用，那么所述第一读出放大器的所述第一输出引线 和所述第一读出放大器的所述第二输出引线两者上均存在所述第二数字逻辑值，其 中所述第二读出放大器可被启用或停用，其中如果所述第二读出放大器被停用，那 么所述第二读出放大器的所述第一输出引线和所述第二读出放大器的所述第二输出 引线两者上均存在所述第二数字逻辑值，且其中一次启用所述第一读出放大器和所 述第二读出放大器中的至多一者。
9. 根据权利要求1所述的存储器电路，其中所述第一放电电路包括一个且仅一个耦合 到所述第一全局读取线的晶体管，其中所述一个晶体管是N沟道场效应晶体管。
10. 根据权利要求1所述的存储器电路，其进一步包含-第三读出放大器，其具有第一输出引线和第二输出引线； 第四读出放大器，其具有第一输出引线和第二输出引线；第三放电电路，如果所述第三读出放大器的所述第一输出引线或所述第四读出放 大器的所述第一输出引线上存在所述第一数字逻辑值，那么所述第三放电电路使所 述第一全局读取线朝所述第一电位放电，且其中如果所述第三读出放大器的所述第 一输出引线和所述第四读出放大器的所述第一输出引线两者上均存在所述第二数字逻辑值，那么所述第三放电电路不使所述第一全局读取线朝所述第一电位放电；以 及第四放电电路，如果所述第三读出放大器的所述第二输出引线或所述第四读出放 大器的所述第二输出引线上存在所述第一数字逻辑值，那么所述第四放电电路使所 述第二全局读取线朝所述第一电位放电；且其中如果所述第三读出放大器的所述第 二输出引线和所述第四读出放大器的所述第二输出引线两者上均存在所述第二数字 逻辑值，那么所述第四放电电路不使所述第二全局读取线朝所述第一电位放电。
11. 根据权利要求1所述的存储器电路，其进一步包含第一存储器单元组，其具有多个位线；以及第一读取多路复用器，其具有多个输入引线、 一第一输出引线和一第二输出引线， 其中所述第一读取多路复用器的所述输入引线耦合到所述多个位线，其中所述读取 多路复用器的所述第一输出引线耦合到所述第一读出放大器的第一输入引线，且其 中所述读取多路复用器的所述第二输出引线耦合到所述第一读出放大器的第二输入 引线，其中正被从所述第一存储器单元组读取的数据信号穿过来自所述第一存储器 单元组的路径上的一个且仅一个晶体管、穿过所述第一读取多路复用器且到达所述 第一读出放大器的所述第一输入引线上。
12. —种方法，其包含当从第一读出放大器输出的第一信号具有第一数字逻辑值时或当从第二读出放大 器输出的第二信号具有所述第一数字逻辑值时，使用逻辑门来检测逻辑"或"条件； 以及使用所述逻辑门来控制晶体管，使得所述晶体管在所述逻辑"或"条件期间导通， 其中当所述晶体管导通时，所述晶体管使全局读取线朝第一电位放电，其中所述第 一读出放大器、所述第二读出放大器、所述全局读取线、所述晶体管和所述逻辑门 是集成电路存储器装置的部分。
13. 根据权利要求12所述的方法，其中所述晶体管在所述逻辑"或"条件期间导通，且 仅在所述逻辑"或"条件期间导通。
14. 根据权利要求12所述的方法，其中所述第一读出放大器具有一对差动信号输出引 线，其中所述第二读出放大器具有一对差动信号输出引线，且其中所述逻辑门具有耦合到所述第一读出放大器的所述差动信号输出引线中的一者的第一输入引线，且 其中所述逻辑门具有耦合到所述第二读出放大器的所述差动信号输出引线中的一者 的第二输入引线。
15. 根据权利要求12所述的方法，其中所述第一读出放大器具有单端信号输出引线，其 中所述第二读出放大器具有单端信号输出引线，其中所述逻辑门具有耦合到所述第 一读出放大器的所述单端信号输出引线的第一输入引线，且其中所述逻辑门具有耦 合到所述第二读出放大器的所述单端信号输出引线的第二输入引线。
16. 根据权利要求12所述的方法，其中所述逻辑门具有耦合到所述晶体管的栅极的输出 引线，其中所述晶体管是N沟道晶体管，且其中所述逻辑门的所述输出引线未耦合 到任何其它晶体管的栅极。
17. 根据权利要求12所述的方法，其进一步包含将第一感测启用信号供应到所述第一读出放大器，使得所述第一信号只有在所述 第一感测启用信号被断言时才能处于所述第一数字逻辑值，其中当所述第一感测启 用信号被解除断言时，所述第一信号处于与所述第一数字逻辑值相反的第二数字逻辑值；以及将第二感测启用信号供应到所述第二放大器，使得所述第二信号只有在所述第二 感测启用信号被断言时才能处于所述第一数字逻辑值，其中当所述第二感测启用信 号被解除断言时，所述第二信号处于与所述第一数字逻辑值相反的所述第二数字逻 辑值。
18. —种方法，其包含当从第一读出放大器输出的第一信号具有第一数字逻辑值时或当从第二读出放大 器输出的第二信号具有所述第一数字逻辑值时，使用第一逻辑门来检测第一逻辑 "或"条件；使用所述第一逻辑门来控制第一晶体管，使得所述第一晶体管在所述第一逻辑 "或"条件期间导通，其中当所述第一晶体管导通时，所述第一晶体管使第一全局读 取线朝第一电位耦合；当从所述第一读出放大器输出的第二信号具有第一数字逻辑值时或当从所述第二 读出放大器输出的第二信号具有所述第一数字逻辑值时，使用第二逻辑门来检测第二逻辑"或"条件；以及使用所述第二逻辑门来控制第二晶体管，使得所述第二晶体管在所述第二逻辑 "或"条件期间导通，其中当所述第二晶体管导通时，所述第二晶体管使第二全局读 取线朝所述第一电位耦合，其中所述第一读出放大器、所述第一全局读取线、所述 第一晶体管、所述第一逻辑门、所述第二读出放大器、所述第二全局读取线、所述 第二晶体管和所述第二逻辑门是存储器装置的部分。
19. 一种存储器装置，其包含第一读出放大器，其接收第一感测启用信号，其中如果所述第一感测启用信号未 被断言，那么所述第一读出放大器不能将第一数字逻辑值输出到所述第一读出放大 器的输出引线上；第二读出放大器，其接收第二感测启用信号，其中如果所述第二感测启用信号未 被断言，那么所述第二读出放大器不能将所述第一数字逻辑值输出到所述第二读出 放大器的输出引线上；读取线;以及用于在以下情况中任一情况下使所述读取线朝接地电位耦合的装置1)所述第一 感测启用信号被断言，且所述第一读出放大器正将所述第一数字逻辑值输出到所述 第一读出放大器的所述输出引线上，或2)所述第二感测启用信号被断言，且所述 第二读出放大器正将所述第一数字逻辑值输出到所述第二读出放大器的所述输出引 线上。
20. 根据权利要求19所述的存储器装置，其中所述装置仅包括耦合到所述读取线的单个 晶体管，且其中所述读取线与第二读取线一起是一对承载差动电压信号的差动读取 线。
21. 根据权利要求20所述的存储器装置，其中所述装置包含逻辑门，其具有耦合到所述第一读出放大器的所述输出引线的第一输入引线、耦 合到所述第二读出放大器的所述输出引线的第二输入引线以及耦合到所述晶体管的 栅极的输出引线。
全文摘要
本发明提供一种存储器，其包括一全局读取线和多个组。对于每一组来说，所述存储器包括一读出放大器。如果多个所述读出放大器中的任一者被启用，且正将具有第一数字逻辑值的信号输出到放电电路的输入引线上，那么所述放电电路使所述全局读取线放电。以此方式，所述读出放大器共享所述放电电路。在一个实例中，所述存储器包括一对经预充电以开始读取操作的差动读取线。在预充电之后，如果两个读出放大器中的任一者被启用且正输出所述第一数字逻辑值，那么第一放电电路使所述全局读取线中的第一全局读取线放电。如果两个读出放大器中的任一者被启用且正输出第二数字逻辑值，那么第二放电电路使所述全局读取线中的第二全局读取线放电。
文档编号G11C7/10GK101681669SQ200880015092
公开日2010年3月24日 申请日期2008年3月19日 优先权日2007年3月30日
发明者郑昌镐, 陈志勤 申请人:高通股份有限公司