专利名称：信息处理系统的制作方法
技术领域：
本发明涉及诸如计算机系统和大容量存储卡系统的信息处理系统，以及更具体而言，涉及这样的信息处理系统，其包括使用可变电阻器作为存储介质的非易失性半导体存 储器设备。
背景技术：
近年来，随着各种应用的发展，计算机系统需要具有大存储容量、高速主存储器以 改善其性能。在现有技术的计算机系统中使用的主存储器通常包括DRAM。DRAM具有一个 晶体管/ 一个基元(ITlC)结构，并因此具有精细构图的限制，这使得难以提供大容量主存 储器。另一方面，更精细地构图存储器基元的技术包括电阻可变存储器，如(专利文件 1)所提出的在存储器基元中使用可变电阻器。该类型的电阻可变存储器利用了以下事实 硫族化物玻璃的晶体与非晶体之间的电阻比率为100 1或更高，因此存储不同的电阻状 态作为信息。电阻可变存储器包括肖特基(Schottky) 二极管与可变电阻器的串联电路，代 替晶体管来配置存储器基元。因此，作为一个优点，可以容易地以层的形式堆叠并三维地构 建电阻可变存储器来实现更高的集成度(专利文件2)。然而，不希望上述电阻可变存储器被用作频繁存取的主存储器，其会造成高速操 作和可靠性问题。[专利文件 1]W0 2000/623014[专利文件 2] WO 2003/08567
发明内容
技术问题本发明的目的为提供一种在实现大容量存储的同时能够确保存储器设备的高速 操作和可靠性的信息处理系统。技术方案在一个方面，本发明提供了一种信息处理系统，包括主存储器，操作为存储数据； 以及控制电路，操作为存取所述主存储器的数据，所述主存储器包括非易失性半导体存储 器设备和DRAM，所述非易失性半导体存储器设备包含均使用可变电阻器的电可擦除可编程 非易失性存储器基元，所述DRAM被设置为在所述控制电路与所述非易失性半导体存储器 设备之间的高速缓存(cache)存储器。在另一方面，本发明提供了一种信息处理系统，包括非易失性半导体存储器设 备，其包含均使用可变电阻器的电可擦除可编程非易失性存储器基元；以及控制电路，操作 为存取所述非易失性半导体存储器设备，其中所述非易失性半导体存储器设备具有用于重 写存储的数据的刷新模式，其中所述控制电路基于对所述非易失性半导体存储器设备的存 取数目以所述刷新模式激活所述非易失性半导体存储器设备。
在另一方面，本发明提供了一种信息处理系统，包括主存储器，其包括非易失性 半导体存储器设备，所述非易失性半导体存储器设备包含均使用可变电阻器的电可擦除可 编程非易失性存储器基元；以及控制电路，操作为存取所述主存储器的数据，其中所述非易 失性半导体存储器设备具有用于重写存储的数据的刷新模式。发明效果本发明可以在实现大容量存储的同时确保存储器设备的高速操作和可靠性。
图1为示出了根据本发明的第一实施例的计算机系统的配置的框图；图2为同一实施例的非易失性存储器的框图；图3为根据同一实施例的非易失性存储器的存储器基元阵列的一部分的透视图；图4为沿图2的线1-1’获得并从箭头方向观察的截面视图；图5为示出了同一实施例中的可变电阻器实例的示意性截面视图；图6为示出了同一实施例中的另一可变电阻器实例的示意性截面视图；图7为示出了同一实施例中的非欧姆部件实例的示意性截面图；图8为根据发明的另一实施例的存储器基元阵列的一部分的透视图；图9为沿图7的线11-11’获得并从箭头方向观察的一个存储器基元的截面视图；图10为根据同一实施例的非易失性存储器中的存储器基元阵列及其外围电路的 电路图；图11为示出在二元数据(binary data)情况下存储器基元中的电阻分布和数据 之间的关系的视图；图12为示出了同一实施例的写、擦除以及读操作的字线和位线电压的波形图；图13为示出了同一实施例的刷新操作的字线和位线电压的波形图；图14为示出了本发明的第二实施例的刷新操作的字线和位线电压的波形图；图15为同一实施例的存储器基元阵列的框图；图16为示出了根据本发明的第三实施例的大容量存储卡系统的配置的框图；以 及图17为说明了根据本发明的第四实施例的刷新操作的存储器基元阵列的框图。
具体实施例方式现在将参考附图描述本发明的实施例。[第一实施例][总体配置]图1为示出了根据本发明的第一实施例的信息处理系统或计算机系统的配置的 框图。该计算机系统包括CPU(中央处理单元)10、可由CPU 10存取的主存储器20以及 通过主存储器20连接到CPU 10的外部存储设备或HDD (硬盘驱动器)30。CPU 10包括可 操作为内部高速缓存存储器的SRAM 11，SRAM通过总线12被连接到主存储器20。主存储 器20包括DRAM21和电阻可变非易失性存储器22。DRAM 21作为计算机系统的较低级高速缓存存储器，而电阻可变非易失性存储器22作为大容量存储器。DRAM 21和电阻可变非易 失性存储器22通过高速总线23彼此相连。通过总线24连接到主存储器20的外部存储设 备除了 HDD 30之外还包括软盘装置、⑶-ROM以及DVD。通过这样的配置，CPU 10可以高速存取DRAM 21，而电阻可变非易失性存储器22 提供主存储器20的大容量存储。可以在CPU 10与主存储器20之间设置主、次以及三级高 速缓存等等。[非易失性存储器的配置]
图2为在主存储器20中使用的非易失性存储器22的框图。非易失性存储器22包括以矩阵形式设置的存储器基元的存储器基元阵列1，每一 个存储器基元包括随后描述的电阻可变部件，例如，PCRAM(相变部件)或ReRAM(可变电阻 器)。沿位线BL方向在邻近存储器基元阵列1的位置处设置列控制电路2。列控制电路2 控制存储器基元阵列1中的位线BL以从存储器基元擦除数据、在存储器基元中写入数据以 及从存储器基元读出数据。沿字线WL方向在邻近存储器基元阵列1的位置处设置行控制 电路3。行控制电路3选择存储器基元阵列1中的字线WL并施加需要的电压以便从存储器 基元擦除数据、在存储器基元中写入数据以及从存储器基元读出数据。数据I/O缓冲器4通过高速总线23被连接到DRAM 21并通过控制总线被连接到 CPU 10以接收写数据，接收擦除指令，提供读数据以及接收地址数据和命令数据。数据I/O 缓冲器4向列控制电路2发送接收的写数据以及从列控制电路2接收读出数据并将其提供 到外部。从CPUlO馈送到数据I/O缓冲器4的地址通过地址寄存器5被发送到列控制电路 2和行控制电路3。从CPU 10馈送到数据I/O缓冲器4的命令被发送到命令接口 6。命令 接口 6从CPU 10接收外部控制信号并确定馈送到数据I/O缓冲器4的数据是写数据、命令 还是地址。如果该数据是命令，命令接口将其作为接收的命令信号传送到状态机7。状态机 7管理整个非易失性存储器以接收来自CPU 10的命令，读取，写入，擦除并执行数据I/O管 理。外部CPU 10还可以接收由状态机7管理的状态信息并确定操作结果。还可以利用该 状态信息控制写入和擦除。状态机7控制脉冲产生器9。该控制使脉冲产生器9能够提供任意电压和时序的 脉冲。形成的脉冲可以被传送到列控制电路2和行控制电路3选择的任何线路。除存储器基元阵列1之外的外围电路部件可以形成在紧接在布线层中形成的存 储器阵列1之下的Si衬底中。因此，可以将非易失性存储器的芯片面积制造得几乎等于存 储器基元阵列1的面积。[存储器基元阵列和外围电路]图3为存储器基元阵列的一部分的透视图，以及图4为沿图3的线1-1’获得并从 箭头方向观察的截面视图。存在平行设置的多个第一线路或字线WL0-WL2，其交叉平行设置的多个第二线路 或位线BL0-BL2。存储器基元MC设置在两个线路的每个交叉点处并夹在两个线路之间。希 望地，第一和第二线路由诸如^151、附51、&^1的耐热低电阻材料构成。存储器基元MC包括可变电阻器VR和非欧姆部件NO的串联电路，如图4所示。在施加电压时，可变电阻器VR通过电流、热或化学能量来变化电阻。设置在可变 电阻器VR的上和下表面上的为电极EL1、EL2，其作为阻挡金属层和粘附层。电极的材料包括 Pt、Au、Ag、TiAIN、SrRuO, Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO, Al, PtIrOx, PtRhOx, Rh/ TaAlN、TiOX、NbTiOX、Si。还可以插入能实现均勻取向的金属膜。还插入缓冲层、阻挡金属 层和粘附层。可变电阻器VR包括诸如硫族化物的通过晶体状态与非晶体状态之间的相变来变 化电阻的可变电阻器(PRAM)；通过金属阳离子的沉淀在电极之间形成桥(导电桥)或电离 沉淀的金属以打断桥来变化电阻的可变电阻器(CBRAM)；以及通过电压或电流施加来变化 电阻的可变电阻器(FeRAM)(其大体可分为，响应于在位于电极界面中的电荷陷阱中存在/ 不存在俘获的电荷来产生电阻变化的可变电阻器，和响应于由损失氧导致的导电路径的存 在/不存在来产生电阻变化的可变电阻器)。图5和6示出了后一可变电阻器的实例。图5示出的可变电阻器VR包括设置在 电极层11，13之间的记录层12。记录层12由含有至少两种类型的阳离子元素的复合化合 物构成。阳离子元素中的至少一种为具有电子未完全填充的d轨道的过渡元素，并且邻近 的阳离子元素之间的最短距离为0. 32nm或更小。具体而言，可以由化学式AxMyXz (A和M为 不同的元素)表示，并由具有晶体结构的材料构成，诸如尖晶石结构(AM2O4)、钛铁矿结构 (AMO3)、铜铁矿结构(AMO2)、LiMoN2结构(AMN2)、黑钨矿结构(AMO4)、橄榄石结构(A2MO4)、锰 钡矿结构(AMO2)、斜方锰矿结构(AxMO2)以及钙钛矿结构(AMO3)。在图5的实例中，A包括Zn，M包括Mn，X包括0。在记录层12中，小白圈表示扩 散离子(Zn)，大白圈表示阴离子(0)，小黑圈表示过渡元素离子(Mn)。记录层12的初始状 态为高电阻状态。当电极层11保持在固定的电势并且将负电压施加到电极层13时，在记 录层12中的扩散离子的一部分向电极层13迁移，从而相对于阴离子减少了记录层12中的 扩散离子。到达电极层13的扩散离子从电极层13接受电子并沉淀为金属，由此形成金属 层14。在记录层12内部，阴离子变得过剩，由此增加了记录层12中的过渡元素离子的化合 价。结果，载流子注射使记录层12变为电子导电，由此完成设定。在再生(regeneration) 时，允许电流流动，电流的值很小，使得构成记录层12的材料不发生电阻变化。通过在记录 层12中提供足够时间的大电流流动(其会导致焦耳热，有助于记录层12中的氧化还原反 应)可以将编程状态(低电阻状态)复位到初始状态(高电阻状态)。施加与设定时相反 方向的电场也可以实现复位。在图6的实例中，夹在电极层11，13之间的记录层15由两个层形成第一化合物 层15a和第二化合物层15b。第一化合物层15a被设置在邻近电极层11的一侧并由化学式 AxMlyXlz表示。第二化合物层15b被设置在邻近电极层13的一侧并具有能够容纳来自第一 化合物层15a的阳离子元素的间隙位置。在图6的实例中，在第一化合物层15a中，A包括Mg，Ml包括Mn，Xl包括0。第二 化合物层15b包含由黑圈表示的Ti作为过渡还原离子。在第一化合物层15a中，小白圈表 示扩散离子(Mg)，大白圈表示阴离子(0)，双圈表示过渡元素离子(Mn)。以诸如两个或更多 的层的多层形式堆叠第一化合物层15a和第二化合物层15b。在该可变电阻器VR中，为电极层11，13施加电势，使得第一化合物层15a作为阳 极，第二化合物层15b作为阴极，从而在记录层15中形成电势梯度。在该情况下，在第一化 合物层15a中的扩散离子的一部分迁移通过晶体并进入位于阴极侧的第二化合物层15b。 第二化合物层15b的晶体包括能容纳扩散离子的间隙位置。因此，从第一化合物层15a移动来的扩散离子被捕获到间隙位置中。因此，第一化合物层15a中的过渡元素离子的化合价增加，而第二化合物层15b中的过渡元素离子的化合价减少。在初始状态，第一和第二化 合物层15a，15b为高电阻状态。在该情况下，在第一化合物层15a中的扩散离子的一部分 从第一化合物层15a迁移到第二化合物层15b，这在第一和第二化合物的晶体中产生了导 电载流子，并且均具有导电性。如上述实例相似，通过在记录层15中提供足够时间的大电 流流动(用于产生有助于记录层15中的氧化还原反应的焦耳热)可以将编程状态(低电 阻状态)复位到擦除状态(高电阻状态)。施加与设定时相反方向的电场同样可以实现复 位。非欧姆部件NO包括各种二极管，例如，(a)肖特基二极管，(b)PN结二极管，(c)PIN 二极管，并具有(d) MIN (金属-绝缘体-金属)结构和(e) SIS(硅-绝缘体-硅)结构，如 图7所示。在该情况下，可以插入形成阻挡金属层和粘附层的电极EL2，EL3。如果使用二极 管，从其特性出发，其可以进行单极操作。在MIM结构或SIS结构的情况下，其可以进行双 极操作。非欧姆部件NO和可变电阻器VR可以设置为与图4相反的上/下关系。替代地， 非欧姆部件NO具有上/下颠倒的极性。可以堆叠多个上述存储器结构以形成三维结构，如图8所示。图9为示出了图8的 11-11’截面的横截面视图。示出的实例涉及具有基元阵列层MA0-MA3的4-层结构的存储 器基元阵列。上和下存储器基元MCO，MCl共享字线WLOj。上和下存储器基元MCl，MC2共 享位线BLli。上和下存储器基元MC2，MC3共享字线WLlj。代替线路/基元/线路/基元 的重复，可以在基元阵列层之间以线路/基元/线路/中间层_绝缘体/线路/基元/线 路的形式插入中间层绝缘体。存储器基元阵列1被划分为几个存储器基元组的MAT。上述列控制电路2和行控 制电路3可以基于MAT、扇区、或基元阵列层设置，或由其共享。替代地，他们可由多个位线 BL所共享以减小面积。图10为使用二极管SD作为非欧姆部件NO的存储器基元阵列1和外围电路的电 路图。为了简明，在描述时假设存储器具有单层结构。在图10中，包含在存储器基元MC中的二极管具有连接到字线WL的阳极和通过可 变电阻器VR连接到位线BL的阴极。每一个位线BL具有连接到感测放大器2a的一端，感 测放大器2a为列控制电路2的一部分。感测放大器2a包括锁存器2b，其操作为存储有待 写入到连接到位线BL的所选择的存储器基元MC中的数据，或存储从该选择的存储器基元 MC读出的数据。每一个字线WL的一端连接到行控制电路3。可以单独选择存储器基元MC。替代地，可以成批地从连接到选择的字线WLl的多 个存储器基元MC读取数据。在存储器基元阵列1中，与图10示出的极性相反地连接二极 管SD，以便电流从位线BL流动到字线WL。[非易失性存储器的操作]下面描述在如此配置的计算机系统中的非易失性半导体存储器的操作。存储器基元MC包含的可变电阻器VR具有电阻，其在擦除状态分布在IOOkQ到 IMΩ的高电阻范围，在写入(编程)状态分布在IkQ到IOkQ的低电阻范围。写入是这样 的过程，即，向处于擦除状态的可变电阻器VR施加特定的写电压Vprog以将可变电阻器VR 的电阻移动到低电阻范围。
现在假设将数据写入(编程)到连接到字线WL2和位线BLO的选择的基元A或存 储器基元MC中，如图10的虚线圆圈所示。在该情况下将写电压Vprog施加到选择的字线 WL2，并将OV施加到未被选择的字线WL1，WL0，如图12所示。此外，将OV施加到选择的位 线BLO，并将写电压Vprog施加到未选择的位线BL1，BL2。结果，随着写电压Vprog的施加， 选择的基元A中的可变电阻器VR被正向偏置，可变电阻器VR的电阻从高电阻分布移动到 低电阻分布。当以批的方式擦除包含选择的基元A的连接到字线WL2的存储器基元MC时，将擦 除电压Vera施加到选择的字线WL2，并将OV施加到未选择的字线WLO、WL1，如图12所示。 此外，将OV施加到选择的位线BL0-BL2。当擦除写入的基元时，相比于编程电压VprogJf 更低的电压作为擦除电压Vera施加更长的时间，因为写入的基元为低电阻状态。当以该方 式，在低电阻状态的可变电阻器VR中以较长的时间流动较大的电流时，焦耳热将可变电阻 器VR重置到高电阻状态。由此，连接到选择的字线WL2的存储器基元MC被成批地擦除。
当从选择的基元A读出数据时，将电压Vread施加到选择的字线WL2，并将OV施加 到未被选择的字线WLO，WL1，如图12所示。此外，将OV施加到选择的位线BL0，并将OV到 Vread施加到未选择的位线BLl，BL2。由此，选择的基元A中的二极管被正向偏置，因此几 乎Vread的电压被施加到选择的基元A。在该情况下，在基元中流动的电流呈现的变化依 赖于基元电阻为高电阻还是低电阻。相应地，可以在感测放大器2a处感测该变化以读出数 据。读电压Vread必须低于写电压Vprog和擦除电压Vera。另一方面，对于未选择的 基元，连接到字线WL2的未选择的基元在其临近字线WL2的一侧被供给有Vread。在该情况 下，如果将OV施加到位线BL1，BL2，连接到位线BL1，BL2的存储器基元MC会与选择的基元 A相似地进入读状态，这使得多个基元变为可读。如果将Vread施加到位线BLl，BL2，便没有 任何电压应力(也没有任何的电流流动)被有效地施加在连接到位线BL1，BL2的基元上。 此外，对于连接到字线WLO，WLl的基元，如果位线BLO-BLl为0V，因为字线WLO，WLl为0V， 因此没有设置任何的电压应力(也没有任何的电流流动)。即使位线BL1，BL2具有Vread， 连接到位线BL1，BL2的未选择的基元的二极管SD也为反向偏置。因此，在该基元上施加了 较小的电压应力并且在其中流动较小的电流。此外，可以为未选择的位线BL1，BL2施加在 O到Vread之间的电压。这可以有效地抑制将反向偏置电压施加到未选择的基元。如上所 述，可以以1-位为基础读取基元，或以批的方式读取连接到一个字线WL的所有基元。虽然担心依赖于读取时的读条件的读干扰(RD)，但仍执行上述的读操作。对于选 择的基元，将读偏置电压Vread施加到基元。对于未选择的基元，将反向偏置电压施加到二 极管，这可能在其上施加应力。为了在主存储器20中使用非易失性半导体存储器22，即使 在重复了 IO6次或更多次的读操作之后，也希望数据不被混淆。下面示出了系统解决方案。在图1中，CPU 10存取主存储器20以向主存储器20发布数据读请求。基于该请 求，主存储器20读出数据并将其传递到CPU 10。在实践中，从电阻可变非易失性半导体存 储器22读出数据，并将读出的数据传递到DRAM 21和CPU 10。在该情况下，关注电阻可变 非易失性半导体存储器22中的RD。即，如上所述，将读电压Vread施加到选择的基元，并由 此在其上施加弱应力。读电压Vread的电压值与擦除电压Vera的电压值的差异不大。因 此，在重复几次读操作之后，编程状态的基元逐渐移动到擦除状态，并最终导致数据混淆成为可能的问题。因此，在该实施例中，CPU 10向电阻可变非易失性半导体存储器22发布刷新指 令。可以任意设定发布刷新指令的频率。例如，一旦对于1，000次的读操作或一旦对于 10，000次的读操作，提供刷新指令。在开始使用时与当写/擦除操作的数目超过特定次数 时之间切换执行刷新指令的频率。一旦接收到上述刷新指令，电阻可变非易失性半导体存 储器22开始刷新操作。基于在FAT(文件分配表)区域上的信息确定刷新目标区域。该信息被保持在该 电阻可变非易失性半导体存储器22自身之中。在实例中，如图13所示，执行刷新操作。首先，读出数据。即，将读电压Vread施 加到选择的字线WL2，并将OV施加到未选择的字线WLO，WL1，如图13所示。此外，OV被施加 到位线BL0-BL2。虽然如果存储器基元阵列1被分为MAT并可以以批的方式读取多个MAT， 但希望以页(WL)为基础的读操作。在感测放大器2a中的锁存器电路2b中储存所读数据。
接下来，执行擦除操作。即，将读电压Vera施加到选择的字线WL2，并将OV施加到 未选择的字线WL0，WL1，如图13所示。此外，OV被施加到位线BL0-BL2。结果，在选择的基 元中的数据可被擦除，在未选择的基元中的数据不被擦除。由此，可以以批的方式基于页执 行擦除操作，或以批的方式对多个MAT执行擦除操作。此外，根据功率消耗，可以基于1-位、 多个位或1-页擦除MATO中的数据。此后，初始读出并存储在锁存器电路2b中的读取的数据被重新写回到基元。同样 基于页进行该写操作。在该情况下，将写电压Vprog施加到选择的字线WL2，以及将OV施加 到未选择的字线WLO，WL2，如图13所示。此外，在位线BL0-BL2上设置读数据。如果读数 据为擦除状态，那么将写电压Vprog施加到位线BL。如果读数据为写入状态，那么将OV施 加到位线BL。该偏置关系使得能够以批的方式基于页执行编程。由此，完成了在非易失性半导体存储器22中与字线WL2相关的刷新操作。对任何 希望刷新的区域重复执行该操作以完成刷新操作。结果，由多次读取期间的读偏置造成的 应力被恢复到零，这可以改善抗RD的可靠性。此外，通过指派地址并经由数据I/O缓冲器4而从外部I/O输入数据，可以重写在 锁存器电路2b中的数据。因此，还可以通过将在CPU 10中读取和ECC修正的数据返回到 锁存器电路2b来执行刷新操作。[第二实施例]在上述第一实施例中，通过依次的基于页的读取、擦除和写入进行刷新操作。在该 情况下，仅仅需要将数据完全重写到初始存储位置，而不需要改变FAT。相反，在本实施例中，为了执行刷新操作，将数据复制到另一区域。图14中示出了本实施例中的刷新操作。这里在刷新时使用复制操作。相应地，存 储器基元阵列1被分为多个MAT (或块)，如图15所示。每一个MAT包括行控制电路3和感 测放大器2a，以对其进行独立存取。MAT被复制到其他MAT以刷新数据。首先，如图14所示，进行读操作。例如，以一页为单位从MATO读出数据。在MATO 中存储的一页数据被读出到感测放大器2a并锁存在锁存器电路2b中。此后，数据被写入 到MAT4中。MATO和MAT4共享感测放大器2a。在该情况下，从MATO读出的数据被传送到 MAT4中的位线BL，而不需要传送电路等等。因此，可以原样写入读取的数据。此外，在CPU10中ECC修正的读取的数据被写入到存储器基元中。此外，MATO和MATl共享感测放大器 2a。在多层交叉点存储器基元阵列的情况下，在上和下层中的存储器基元阵列的MAT可共 享一个感测放大器(未示出)。当对MAT中的整个页执行上述操作时，MATO中的数据被全 部复制到MAT4。最终，以批的方式擦除MATO的数据，如图14所示。即，在MATO中，将擦除电压Vera 施加到所有字线WL，并将OV施加到所有位线BL，因此能够批擦除一个MAT。此后，重写FAT 区域上的管理数据以完成刷新操作。[第三实施例]图16为示出了根据本发明的第三实施例的大容量存储卡系统的配置的框图。在 前述实施例中，使用电阻可变非易失性半导体存储器22作为计算机系统中的主存储器20， 并由计算机系统中的CPU 10发布刷新指令。
相反，在该实施例中，在使用电阻可变非易失性半导体存储器22作为大容量存储 器卡的大容量存储卡系统中设置主机装置40。主机装置40在其中包括控制器41和系统缓 冲器42，并控制对电阻可变非易失性半导体存储器22的存取。因此，主机装置40中的控制 器41内部发布刷新指令，由此可以在大容量存储卡系统或在单独的存储器内部进行主动 刷新操作。[第四实施例]图17示出一种存储器的配置，说明了根据本发明的第四实施例的非易失性半导 体存储器中的刷新操作。在该实施例中，存储器基元被分为多个可独立存取的基元阵列单元(MAT)，并且从 每一个基元阵列单元一致地读出一个基元的数据(one-cell data)。根据读取的数据，存取 相关的基元以一致进行编程(重写)或擦除，由此执行刷新。S卩，对每一个MAT存取一个位，并与假设的方式一样并行存取所有MAT。在该情况 下，在数据写入时，根据到每一个MAT的输入数据，以MAT为基础执行单独的写入或擦除。 因此，如果输入数据为“0”，那么将写(设定)脉冲传送到行控制电路3。如果输入数据为 “1”，那么将擦除(复位)脉冲传送到行控制电路3。可以对所有MAT—致地执行这样的操 作，以同时对所有MAT并行执行批写入或批擦除。在使用这样的存取方案执行刷新操作时，首先从所有MAT读出数据段，并存储在 感测放大器2a中的锁存器电路2b中。然后，使用该数据段重写MAT。即，如果读取的数据 为“0”，那么将写脉冲传递到行控制电路3。如果读取的数据为“1”，那么将擦除脉冲传递到 行控制电路3。可以一致地执行这样的操作，以同时刷新处于设定状态的基元和处于复位状 态的基元。因此，使得刷新时间短于前述实施例。 此外，通过指派地址并经由数据I/O缓冲器4从自外部I/O输入数据，可以重写在 锁存器电路2b中的数据。因此，还可以通过将CPU 10或控制器41中读取和ECC修正的数 据返回到锁存器电路2b来执行刷新操作。[第五实施例]主存储器的增加提高了造成存储器基元故障的可能性。因此，根据本实施例的信息处理系统在数据读取时利用CPU 10中的ECC(误差检 测码)对读取的数据执行误差检测和修正。结果，可以改善信息处理系统的可靠性。此外，如果检测到错误，可以为相关的页或存储器基元发布刷新指令。基于修正的位的数目确定是基于页执行刷新还是基于存储器基元执行刷新。例 如，在使用4-位ECC的情况下，如果修正的位的数目等于2位或更多，可以刷新ECC修正的 页。如果修正的位的数目等于1位或更小，可以刷新存储器基元。
无论修正的位的数目如何，可以单独刷新ECC修正的存储器基元。本实施例可以应用于第一到第四实施例。
权利要求
一种信息处理系统，包括主存储器，操作为存储数据；以及控制电路，操作为存取所述主存储器的数据，所述主存储器包括非易失性半导体存储器设备，包含均使用可变电阻器的电可擦除可编程非易失性存储器基元，以及DRAM，被设置为在所述控制电路与所述非易失性半导体存储器设备之间的高速缓存存储器。
2.根据权利要求1的信息处理系统，其中所述非易失性半导体存储器设备具有重写存储的数据的刷新模式，所述控制电路基于对所述非易失性半导体存储器设备的存取数目以所述刷新模式激 活所述非易失性半导体存储器设备。
3.根据权利要求1的信息处理系统，其中所述非易失性半导体存储器设备具有重写存储的数据的刷新模式，所述控制电路基于与FAT区域有关的信息以所述刷新模式激活所述非易失性半导体 存储器设备。
4.根据权利要求1的信息处理系统，其中所述非易失性半导体存储器设备具有误差检验和修正的ECC功能以及重写存储的数 据的刷新模式，如果基于读取的数据中的数据误差检测和修正结果来修正错误，所述控制电路以所述 刷新模式激活所述非易失性半导体存储器设备。
5.根据权利要求2的信息处理系统，其中对所述非易失性半导体存储器设备的存取数目被存储在所述非易失性半导体存储器 设备中。
6.根据权利要求2的信息处理系统，其中所述非易失性半导体存储器设备操作为，在所述刷新模式中，从特定的区域批读取数 据，在读取所述数据之后从所述特定的区域擦除数据，以及将所述读取的数据重写到所述 擦除的特定的区域中。
7.根据权利要求2的信息处理系统，其中所述非易失性半导体存储器设备操作为，在所述刷新模式中，从特定的区域批读取数 据，将所述读取的数据写入到另一特定的区域，以及在读取所述数据之后从所述特定的区 域擦除数据。
8.根据权利要求6的信息处理系统，其中所述非易失性半导体存储器设备包括多个基元阵列单元，每一个所述基元阵列单元包 括特定数目的可单独存取的存储器基元，所述特定的区域包括从每个所述基元阵列单元选择的特定数目的存储器基元。
9.根据权利要求7的信息处理系统，其中所述非易失性半导体存储器设备包括多个基元阵列单元，每一个所述基元阵列单元包 括特定数目的可单独存取的存储器基元，所述特定的区域包括从每个所述基元阵列单元选择的特定数目的存储器基元。
10.一种信息处理系统，包括非易失性半导体存储器设备，其包含均使用可变电阻器的电可擦除可编程非易失性存 储器基元；以及控制电路，操作为存取所述非易失性半导体存储器设备，其中所述非易失性半导体存储器设备具有重写存储的数据的刷新模式，所述控制电路基于对所述非易失性半导体存储器设备的存取数目以所述刷新模式激 活所述非易失性半导体存储器设备。
11.根据权利要求10的信息处理系统，其中对所述非易失性半导体存储器设备的存取数目被存储在所述非易失性半导体存储器 设备中。
12.根据权利要求10的信息处理系统，其中所述非易失性半导体存储器设备操作为，在所述刷新模式中，从特定的区域批读取数 据，在读取所述数据之后从所述特定的区域擦除数据，以及将所述读取的数据重写到所述 擦除的特定的区域中。
13.根据权利要求10的信息处理系统，其中所述非易失性半导体存储器设备操作为，在所述刷新模式中，从特定的区域批读取数 据，将所述读取的数据写入到另一特定的区域，以及在读取所述数据之后从所述特定的区 域擦除数据。
14.根据权利要求12的信息处理系统，其中所述非易失性半导体存储器设备包括多个基元阵列单元，每一个所述基元阵列单元包 括特定数目的可单独存取的存储器基元，所述特定的区域包括从每个所述基元阵列单元选择的特定数目的存储器基元。
15.根据权利要求13的信息处理系统，其中所述非易失性半导体存储器设备包括多个基元阵列单元，每一个所述基元阵列单元包 括特定数目的可单独存取的存储器基元，所述特定的区域包括从每个所述基元阵列单元选择的特定数目的存储器基元。
16.一种信息处理系统，包括主存储器，其包括非易失性半导体存储器设备，所述非易失性半导体存储器设备包含 均使用可变电阻器的电可擦除可编程非易失性存储器基元；以及控制电路，操作为存取所述主存储器的数据，其中所述非易失性半导体存储器设备具有重写存储的数据的刷新模式。
17.根据权利要求16的信息处理系统，其中所述控制电路基于对所述非易失性半导体存储器设备的存取数目以所述刷新模式激 活所述非易失性半导体存储器设备。
18.根据权利要求16的信息处理系统，其中对所述非易失性半导体存储器设备的存取数目被存储在所述非易失性半导体存储器 设备中。
19.根据权利要求16的信息处理系统，其中所述非易失性半导体存储器设备操作为，在所述刷新模式中，从特定的区域批读取数据，将所述读取的数据写入到另一特定的区域，以及在读取所述数据之后从所述特定的区 域擦除数据。
20.根据权利要求16的信息处理系统，其中所述非易失性半导体存储器设备包括多个基元阵列单元，每一个所述基元阵列单元包 括特定数目的可单独存取的存储器基元。
全文摘要
一种信息处理系统包括主存储器，操作为存储数据；以及控制电路，操作为存取所述主存储器的数据。所述主存储器包括非易失性半导体存储器设备和DRAM，所述非易失性半导体存储器设备包含均使用可变电阻器的电可擦除可编程非易失性存储器基元，所述DRAM被设置为在所述控制电路与所述非易失性半导体存储器设备之间的高速缓存存储器。所述非易失性半导体存储器设备具有重写存储的数据的刷新模式。所述控制电路基于对所述非易失性半导体存储器设备的存取数目以所述刷新模式激活所述非易失性半导体存储器设备。
文档编号G11C13/00GK101828234SQ200880111698
公开日2010年9月8日 申请日期2008年10月17日 优先权日2007年10月17日
发明者中井弘人, 永嵨宏行 申请人:株式会社东芝