专利名称：带MOS电容的增益单元eDRAM单元、存储器及制备方法
技术领域：
本发明属于动态随机存储器(DRAM)技术领域，具体涉及一种嵌入式动态随机 存储器(eDRAM)技术，尤其涉及一种带MOS电容的、能与MOS工艺集成制造的增益单元 eDRAM (GainCell eDRAM)单元、存储器及制备方法。
背景技术：
存储器可以分为片外存储器和嵌入式存储器，嵌入式存储器是一种集成在芯片内 与芯片系统中各个逻辑、混合信号等IP模块共同组成芯片的基本组成部分。嵌入式存储器 包括嵌入式静态随机存储器(eSRAM)和嵌入式动态随机存储器(eDRAM)，其中，eDRAM由于 其单元只包括一个晶体管和一个电容，相对eSRAM单元的六个晶体管，具有单元面积小的 特点。但是，传统的eDRAM的难点在于其电容的制造一般不与标准MOS工艺兼容，从而 DRAM工艺与常规逻辑工艺差异很大，工艺的整合相当困难。因此业界提出了用MOS管自身 的寄生电容来等效代替DRAM中电容的思想。请参阅图1，图1所示为现有技术的增益单元eDRAM单元结构示意图。该eDRAM是 由htel公司在美国专利US7120072中提出的，如图1所示，该Gain Cell eDRAM 100包括 写MOS 晶体管 101、读MOS 晶体管 102、写字线(Write Word Line，ffffL) 105、读字线(ReadWord Line，RWL) 106、写位线(Write Bit Line，WBL) 107、读位线(Read Bit Line, RBL) 108 以及 等效寄生电容104。其中，写MOS晶体管101的源区连接于读MOS晶体管102的栅极，丽点 103为存储节点，等效寄生电容104—端与103连接，另一端接地，因此，MN点的电位的高低 能控制读MOS晶体管102的导通与关断；例如，电容104存储电荷时，代表存储“1”，MN点 103为高电位，可以控制读MOS晶体管102关断。读MOS晶体管102的一端接RBL，另一端 接RWL ；写MOS晶体管101的一端接WBL，另一端接读MOS晶体管102的栅极。在该实施例 中，等效寄生电容104为写MOS晶体管101的有源区寄生电容或读MOS晶体管102的栅电 容，也或者是两者的结合。以下结合操作列表具体说明其操作过程(1)写操作(Write)写“0”时，RWL、RBL置0电位，读MOS晶体管102不工作；WffL 置-400mV，写MOS晶体管101导通，WBL置0V，从而等效寄生电容104放电，存储节点103电 位为0。写“ 1 ”时，RWL、RBL置0电位，读MOS晶体管102不工作；WffL置_400mV，写MOS晶 体管101导通，WBL置IV，从而等效寄生电容104充电，存储节点103电位为高电位。(2)数据保持时(Hold) RWL,RBL置0电位，读MOS晶体管102不工作，WffL置IV， 写MOS晶体管101关断，存储节点103的电位不受外界影响。(3)读操作(Read)读 “0” 时，WffL 置 IV，WBL 置 0V,写 MOS 晶体管 101 关断；RffL 偏置小于IV，RBL置0V，此时读MOS晶体管102导通，RWL通过读MOS晶体管对RBL充电， 由于读出电路具有钳位作用，RBL的电位能达到200mV，从而可以读出数据“0”。读“1”时， WWL置IV，WBL置0V，写MOS晶体管101关断；RWL偏置小于IV，此时读MOS晶体管102关 断，RffL不会通过读MOS晶体管对RBL充电，RBL维持OV电位，从而可以读出数据“1”。
图1所示的feiin Cell eDRAM单元不需要另外制造电容，采用标准CMOS工艺，并 且其结构相对eSRAM更简单，可以实现高密度的嵌入式存储。但是，由于等效寄生电容104 为写MOS晶体管101的有源区寄生电容或者读MOS晶体管102的栅电容、或者为写MOS晶体 管101的有源区寄生电容和读MOS晶体管102的栅电容的组合，等效寄生电容104的电容 值相对较小。等效寄生电容104存储的电荷保持时间反映了该增益单元eDRAM单元的数据 保持特性，电荷保持时间越长，所需刷新的频率就越低。通常情况下，该增益单元eDRAM单 元的等效寄生电容104所存储电荷的漏电途径主要有三种第一是通过写MOS晶体管101 的亚阈值漏电；第二是通过存储节点103处的PN结漏电；第三是通过写MOS晶体管101和 读MOS晶体管102的栅氧层的漏电。图1所示的增益单元eDRAM单元由于等效寄生电容相对较小，在漏电的情况下，数 据保持时间太短，特别是在在65nm下采用标准逻辑工艺只有IOus的数据保持时间，从而存 储器刷新频率高、功耗增大。图2所示为图1所示增益单元eDRAM单元的物理结构示意图。现有技术中，图1 所示的增益单元eDRAM单元通过应用图2所示的物理结构并完成制造。其中201为写MOS 晶体管101的有源区，202为写MOS晶体管101的栅极，205为读MOS晶体管102的有源区， 206为读MOS晶体管102的栅极；写MOS晶体管的有源区201和读MOS晶体管的栅极206通 过金属线207连接。虚线框图中的区域即为该eDRAM单元的存储节点204。存储节点204 的金属线207上，可以反映出等效寄生电容(M0S晶体管的有源区201的有源区寄生电容或 者读MOS晶体管的栅电容、或者二者的并联组合)的存储电位。存储节点204处的等效寄 生电容的大小直接决定着该存储单元的数据存储时间的长短，从而决定了刷新频率的快慢 和功耗的大小。而这样的以MOS管有源区电容和栅电容构成的存储电容是相当小的，所以 其数据保持时间较短，刷新频率要求较高。
发明内容
本发明的目的是提供一种数据保持时间长，刷新频率低，功耗省的增益单元eDRAM 单元、存储器及其制备方法。本发明提供的增益单元eDRAM单元，包括读MOS晶体管、写MOS晶体管、写字线、写 位线、读字线、读位线以及存储节点处的等效寄生电容，还包括置于所述存储节点处的、用 于增加增益单元eDRAM单元的存储电荷的MOS电容，所述MOS电容的制造与标准MOS工艺兼容。根据本发明所提供的增益单元eDRAM单元，其中，所述MOS电容的下电极为衬底， 所述MOS电容的介质层与读MOS晶体管的栅介质层、写MOS晶体管的栅介质层同步构图形 成，所述MOS电容的上电极与读MOS晶体管的栅电极、写MOS晶体管的栅电极同步构图形 成。作为较佳实施例，所述MOS电容的上电极与所述读MOS晶体管的栅电极连接在一起。作为另一实施例，所述MOS电容的上电极与所述读MOS晶体管的栅电极相隔离。根据本发明所提供的增益单元eDRAM单元，其中，在不增加读MOS晶体管器件单元 面积的情况下，增大与读MOS晶体管栅极连接的有源区的面积、用来形成所述MOS电容。
所述读MOS晶体管和写MOS晶体管可以为PMOS晶体管；或者所述读MOS晶体管和 写MOS晶体管可以为NMOS晶体管。本发明同时提供一种增益单元eDRAM单元的制备方法，其中，与eDRAM单元的读 MOS晶体管或者写MOS晶体管同步、用标准MOS工艺制备用来增加增益单元eDRAM单元的存 储电荷的MOS电容。根据本发明所提供的增益单元eDRAM单元的制备方法，其中，所述制备MOS电容的 步骤包括(1)在不增加写MOS晶体管器件单元面积的情况下，增大与读MOS晶体管栅极连接 的写MOS晶体管有源区的面积，形成所述MOS电容的下电极；(2)与读MOS晶体管的栅介质层、写MOS晶体管的栅介质层同步构图形成所述MOS 电容的介质层；(3)与读MOS晶体管的栅电极、写MOS晶体管的栅电极同步构图形成所述MOS电容 的上电极。所述MOS电容的上电极与所述读MOS晶体管的栅电极连接在一起。本发明进一步提供一种增益单元eDRAM，包括增益单元eDRAM阵列，其由任一前述的增益单元eDRAM单元按行和列的形式排列 而成；行译码器；列译码器；灵敏放大器；字线驱动模块；位线驱动模块；逻辑控制模块，用于控制所述字线驱动模块和所述位线驱动模块在读操作、写操 作、数据保持操作以及刷新操作中的时序。本发明的技术效果是，通过在存储节点处增加MOS电容，使存储节点处的存储电 容增大，提高增益单元eDRAM单元的数据保持时间(尤其是数据“ 1，，的保持时间)，降低刷 新频率，减小由该增益单元eDRAM单元组成的存储器的功耗。同时由于所增加的MOS电容 可以与标准MOS工艺兼容，相比现有技术的增益单元eDRAM单元的制备，不需要另外增加工 艺步骤，因此具有制备成本低的特点。
图1是现有技术的增益单元eDRAM单元结构示意图；图2是图1所示增益单元eDRAM单元的物理结构示意图；图3是本发明提供的第一实施例的增益单元eDRAM单元的电路结构示意图；图4、图5是图3所示实施例增益单元eDRAM单元的物理结构实施例示意图，其中 图4为图3所示实施例增益单元eDRAM单元的俯视平面图，图5为图4的A-A截面的结构 示意图；图6是图4所示实施例的MOS电容的C-V曲线；图7是图3所示实施例增益单元eDRAM单元的物理结构又一实施例示意图8是本发明提供的、由图3所示实施例增益单元eDRAM单元排列组成的增益单 元eDRAM存储器结构示意图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步 的详细描述。图3所示为本发明提供的第一实施例的增益单元eDRAM单元的电路结构示意图。 如图3所示，该增益单元eDRAM单元400包括写MOS晶体管401、读MOS晶体管402、等效寄 生电容 404、MOS 电容 405、写字线(Write Word Line, WWL)406、写位线(Write Bit Line, WBL)407、读字线(Read Word Line, RWL)408、读位线(Read Bit Line, RBL)409。其中，写 MOS晶体管401的栅极连接至WWL，从而写MOS晶体管401受WffL控制；MOS晶体管401的源 端(或者漏端)接WBL，MOS晶体管401的漏端(或者源端)接读MOS晶体管402的栅极； 读MOS晶体管402的源端(或者漏端)接RWL，读MOS晶体管402的漏端(或者源端)接 RBL0因此，根据MOS晶体的寄生电容可知，会在读MOS晶体管402的栅极与写MOS管401 的漏端(或者源端)的连接处存在一个等效寄生电容，即图3中所示的等效寄生电容404。 该等效寄生电容404用虚线表示，是因为该电容并不是独立存在的电容器件，而是写MOS晶 体管401的有源区寄生电容或者读MOS晶体管402的栅电容或者以上二者的并联组合。读 MOS晶体管402的栅极与写MOS管401的漏端(或者源端)的连接处形成存储节点403。 在该实施例中，MOS电容405与等效寄生电容403是并联形式的，其一端连接存储节点403。 因此，MOS电容405与等效寄生电容403—样，也是用来存储电荷实现数据存储，由于MOS电 容405的存在，相比单独用等效寄生电容404存储电荷，其可以用来增加增益单元eDRAM单 元的存储电荷。在该实施例中，MOS电容405的电容值大小是等效寄生电容404的0. 3-10 倍，较佳地，在0. 5-1倍左右，例如，在0. 13微米工艺节点下，MOS电容405的电容值大小是 等效寄生电容404的0.8倍。在一实例中，当等效寄生电容404、M0S电容405存储电荷时，存储节点403是高电 位，代表该eDRAM单元存储数据“1”，当等效寄生电容404、MOS电容405释放电荷时，存储 节点403是低电位，代表该eDRAM单元存储数据“0”。当然，也可以选择相反的形式来定义 存储状态。在该图3所示实施例中，写MOS晶体管401、读MOS晶体管402为PMOS晶体管， 当其栅电压为负电压信号时，可以使晶体管401和402导通。图3所示增益单元eDRAM单元400的操作方法与图1所示现有技术的增益单元 eDRAM单元100的操作方法基本相同。图4、图5所示为图3所示实施例增益单元eDRAM单元的物理结构实施例示意图。 其中图4为图3所示实施例增益单元eDRAM单元的俯视平面图，图5为图4的A-A截面的 结构示意图。请参阅图4，相比与图3，省略给出了写字线、写位线、读字线、读位线。其中，301为 写MOS晶体管的有源区，302为写MOS晶体管的栅极，305为读MOS晶体管的有源区，306为 读MOS晶体管的栅极；写MOS晶体管的有源区301和读MOS晶体管的栅极306通过金属线 307连接。该增益单元eDRAM单元还包括MOS电容的上电极308。其中虚线框区域为该增 益单元eDRAM单元的存储节点304，该存储节点304反映了写MOS晶体管的有源区寄生电容、读MOS晶体管的栅电容以及MOS电容，MOS电容置于该存储节点处。图4相比于图2所示的现有技术增益单元eDRAM单元200的物理结构，在该实施 例中，在原始方案200的基础上，在保证写MOS晶体管的单元面积不增大的情况下，在构图 定义有源区301和305时，将与存储节点304有关的写MOS晶体管有源区的漏区(漏区与 读MOS晶体管的栅极电连接)的面积做大一些以形成MOS电容的下电极303，其中，写MOS 晶体管的下电极303的边界如图中MOS电容的上电极308之下的虚线所示，但是由于漏区 和上电极308之间存在栅介质，其可以阻止形成漏区时的离子注入，因此，上电极308之下 的漏区实际上是衬底下电极303(如图5中的308之下)。MOS电容的上电极308之下衬底 部分303形成了 MOS电容的下电极。在该实施例中，MOS电容的介质层区域为MOS电容的 上电极308与下电极303的交叠区域，MOS电容的上电极308的上电极与读MOS晶体管的 栅电极306是作为一个整体连接在一起的。进一步参阅图5，结合图4和图5，其中实线所表示的电容为相对于图2所示增益 单位eDRAM单位所新增加的电容，其中，3042为新增加的MOS电容(CoX_add)，3041为因写 MOS晶体管有源区的漏区面积的扩展所导致的有源区寄生电容的增加部分(Cj_add)。其中 虚线所表示的电容为等效寄生电容(Cj、CoX_read)。因此，由图3、图4、图5相关描述可知，增益单元eDRAM单元的用于存储数据的存 储电容不仅包括写MOS晶体管有源区寄生电容、读MOS晶体的管栅电容组合形成的等效寄 生电容，还包括真实存在的MOS电容，因此增大了存储节点的存储电容，可以提高增益单元 eDRAM单元的数据保持时间(尤其是数据“1”的保持时间)，降低刷新频率，减小由该增益 单元eDRAM单元组成的存储器的功耗。在图4所示实施例中，由于衬底为P型、漏区为N型，形成的MOS电容的曲线如图6 所示，图6所示为该实施例的MOS电容的C-V曲线。横坐标为MOS管上电极所偏置的电压 Vgs，纵坐标为MOS电容的电容值Cgs。由于MOS电容在积累区和强反型区时表现出的栅电 容(Cgs)是最大的，而在弱反型区表现出的栅电容(Cgs)是比较小的，在该实施例MOS电容 上电极308与读MOS晶体管栅电极306连为一体的情况下，当存储节点304存“1”、即置高 电平时，相当于新构造的MOS电容偏置在强反型区，获得的Cgs增加值将会更大，从而存储 节点的存储电容值在存“ 1 ”时能存储更多的电荷，表现为数据“ 1 ”的保持时间更长。而存 储“0”时(电容中不存储电荷)，其数据保持时间不是主要因素，所以这种方案可以更有效 地增大该存储单元的数据保持时间。对比图2和图4所示结构的增益单元eDRAM单元的仿 真结果，图4所示方案的数据保持时间增加了 40. 6% (0. 13um下的仿真数据)。进一步，该MOS电容的制造与标准MOS工艺相兼容的，因此，相比于传统的DRAM单 元，克服了由于存储电容与标准MOS工艺不兼容所带来的困难。以下对图3、图4、图5所示 的增益单元eDRAM单元的制备方法中、对具体MOS电容怎样和标准MOS工艺兼容作说明步骤1，在不增加写MOS晶体管器件单元面积的情况下，增大与读MOS晶体管栅极 连接的写MOS晶体管有源区的面积，形成MOS电容的下电极(图4中的308部分之下的下电 极303区域)。因此，MOS电容的下电极可以与写MOS晶体管的有源区在同一步骤中形成。步骤2，与读MOS晶体管的栅介质层、写MOS晶体管的栅介质层同步构图形成MOS 电容的介质层。因此，MOS电容的介质层可以与读MOS晶体管的栅介质层、写MOS晶体管的 栅介质层在同一步骤中形成。
步骤3，与读MOS晶体管的栅电极、写MOS晶体管的栅电极同步构图形成MOS电容 的上电极308。因此，MOS电容的上电极308可以与读MOS晶体管的栅电极306、写MOS晶 体管的栅电极302在同一步骤中形成。具体增益单元eDRAM单元的读MOS晶体管、写MOS晶体管、写字线、写位线、读字 线、读位线的形成方法与现有技术中的方法一致，在此不另作详细说明。由上可知，增加MOS 电容后，增益单元eDRAM单元的制备过程与现有技术的eDRAM制备过程基本一致，不需额外 增加步骤，只需要修改部分版图设计即可。因此，该发明提供的增益单元eDRAM单元同样具 有制备成本低的特点。以上图3、图4和图5所示实施例的增益单元eDRAM单元中，读MOS晶体管、写MOS 晶体管为PM0S。根据本领域技术人员的知识，也可以将读MOS晶体管、写MOS晶体管设置为 NMOS晶体管，其增益单元eDRAM单元的工作原理、制备方面基本相同，在此不对该实施例作 详细描述。图7所示为图3所示实施例增益单元eDRAM单元的物理结构又一实施例示意图。 对比图4和图7，该实施例的差异在于MOS电容的上电极308与读MOS晶体管的栅电极306 是相隔离的。但是，MOS电容的形成方法与以上所描述的相一致，只需要对形成栅电极306 的那一层的版图作细微修改即可。因此，该实施例的MOS电容同样能与标准MOS工艺兼容， 从而该实施例增益单元eDRAM单元的制备成本低。同样，由于增加了 MOS电容，可以增大存 储节点的存储电容，可以提高增益单元eDRAM单元的数据保持时间(尤其是数据“1”的保 持时间)、降低刷新频率。只是由于MOS电容的上电极308始终是处于浮空状态，在存储数 据“1”时，MOS电容未处于强反型状态，获得的栅电容增加其实是比较小的，所以其仿真结 果只显示了 16. 4%的数据保持时间的增加。该发明进一步提供包括该具体实施例中所描述的增益单元eDRAM单元的存储器。图8所示为本发明提供的、由图3所示实施例增益单元eDRAM单元排列组成的增 益单元eDRAM存储器结构示意图。该增益单eDRAM存储器包括增益单元阵列，增益单元阵 列是由增益单元按行和列的形式排列而成。字线和位线交叉排列，增益单元置于交叉排列 点。该增益单eDRAM存储器还包括行译码器、列译码器、灵敏放大器、字线驱动模块、位线驱 动模块、逻辑控制模块。逻辑控制模块的功能是控制字线驱动模块和位线驱动模块在读操 作、写操作、数据保持操作以及刷新操作中的时序。其中选中行选中列的位线电压变化可通 过灵敏放大器分辨，并与Vref (参考电压)比较，得到读出数据。行地址数输入行译码器， 用于选中阵列中的WffL和RWL，列地址输入列译码器。尽管对本发明的描述是以参考实例和较佳实施例的方式作出的，但是本领域的技 术人员将认知到，在不脱离本发明的范围和精神的前提下，可以在形式或者细节上作出改变。
权利要求
1.一种增益单元eDRAM单元，包括读MOS晶体管、写MOS晶体管、写字线、写位线、读字 线、读位线以及存储节点处的等效寄生电容，其特征在于，还包括置于所述存储节点处的、 用于增加增益单元eDRAM单元的存储电荷的MOS电容，所述MOS电容的制造与标准MOS工艺兼容。
2.根据权利要求1所述的增益单元eDRAM单元，其特征在于，所述MOS电容的下电极为 衬底，所述MOS电容的介质层与读MOS晶体管的栅介质层、写MOS晶体管的栅介质层同步构 图形成，所述MOS电容的上电极与读MOS晶体管的栅电极、写MOS晶体管的栅电极同步构图 形成。
3.根据权利要求2所述的增益单元eDRAM单元，其特征在于，所述MOS电容的上电极与 所述读MOS晶体管的栅电极连接在一起。
4.根据权利要求2所述的增益单元eDRAM单元，其特征在于，所述MOS电容的上电极与 所述读MOS晶体管的栅电极相隔离。
5.根据权利要求2所述的增益单元eDRAM单元，其特征在于，在不增加读MOS晶体管 器件单元面积的情况下，增大与读MOS晶体管栅极连接的有源区的面积，用来形成所述MOS 电容。
6.根据权利要求1所述的增益单元eDRAM单元，其特征在于，所述读MOS晶体管和写 MOS晶体管为PMOS晶体管；或者所述读MOS晶体管和写MOS晶体管为NMOS晶体管。
7.一种增益单元eDRAM单元的制备方法，与eDRAM单元的读MOS晶体管或者写MOS晶 体管同步、用MOS工艺制备用来增加增益单元eDRAM单元的存储电荷的MOS电容，具体步骤包括(1)在不增加写MOS晶体管器件单元面积的情况下，增大与读MOS晶体管栅极连接的写 MOS晶体管有源区的面积，形成所述MOS电容的下电极；(2)与读MOS晶体管的栅介质层、写MOS晶体管的栅介质层同步构图形成所述MOS电容 的介质层；(3)与读MOS晶体管的栅电极、写MOS晶体管的栅电极同步构图形成所述MOS电容的上 电极。
8.根据权利要求7所述的增益单元eDRAM单元的制备方法，其特征在于，所述MOS电容 的上电极与所述读MOS晶体管的栅电极连接在一起。
9.一种增益单元eDRAM，其特征在于，包括增益单元eDRAM阵列，其由权利要求1-6任一所述的增益单元eDRAM单元按行和列的 形式排列而成；行译码器；列译码器；灵敏放大器；字线驱动模块；位线驱动模块；逻辑控制模块，用于控制所述字线驱动模块和所述位线驱动模块在读操作、写操作、数 据保持操作以及刷新操作中的时序。
全文摘要
本发明提供一种增益单元eDRAM单元、存储器及制备方法，属于嵌入式动态随机存储器(eDRAM)技术领域。该发明提供的增益单元eDRAM单元在存储节点处增加一个MOS电容，从而提高增益单元eDRAM单元的数据保持时间，降低刷新频率，减小由该增益单元eDRAM单元组成的存储器的功耗。同时由于所增加的MOS电容可以与标准MOS工艺兼容，因此具有制备成本低的特点。
文档编号G11C11/409GK102081963SQ20091019938
公开日2011年6月1日 申请日期2009年11月26日 优先权日2009年11月26日
发明者严冰, 孟超, 林殷茵, 程宽, 董存霖, 马亚楠 申请人:复旦大学