专利名称：用于降低电路复杂度的非二进制解码器架构以及控制信号逻辑的制作方法
技术领域：
本发明涉及与器件阵列一起使用的解码器架构。
背景技术：
电子部件阵列由排列成行和列的相同器件构成。这些阵列的实例包括存储器组、 传感器阵列和显示面板。阵列由寻址电路通过选择或启动(本文中一并称为“使能”)元件的正确行和列来控制。这些寻址电路通常位于紧邻阵列的地方，并具有连接到阵列的各个行或列线的使能输出。寻址电路属于电路的两个族，即移位寄存器和解码器。移位寄存器允许阵列线的顺序寻址。移位寄存器包括逻辑级，逻辑级在一个时间仅使能一个输出，但也会触发相继级。这样，移位寄存器一个接一个地激活相邻阵列线，使得它们适用于大规模显示器或传感器系统。相对的，解码器由逻辑级构成，逻辑级需要时钟的特定组合，该时钟的特定组合在其输入处表示特定地址，从而使能特定的线输出。虽然移位寄存器电路与解码器相比趋向于需要更少的部件且因此占据更小的空间，但它们易于产生多级故障，这意味着存在一个级不能触发下一级的风险，由此产生大量无效线。移位寄存器的这种性质在低产量技术中是重要的考虑因素。解码器具有彼此独立的级，且故障可被限制在一行或列中。而且，如果需要，则由解码器电路控制的阵列能够以非顺序方式寻址。这对于在给定周期内不需要每条线都被使能的存储器、传感器或显示器阵列中尤为有用。这种改进的独立性和可靠性的代价体现在解码器结构的尺寸和复杂度上。诸如移位寄存器和解码器的寻址电路在大规模电子部件阵列(例如显示器和传感器)中特别重要。这些电路适于与它们控制的阵列集成在相同的衬底上，因为这种集成可降低与外部部件互连的连接数量。在这个领域中的应用绝大部分都限于传感器或显示器阵列，其中，部件的产量和数量，以及面积的利用都是非常重要的。移位寄存器适于寻址这些大规模阵列，这是因为它们与解码器相比具有较低的复杂度。但是，因为这些应用通常在大面积上遍布，例如在显示器上，所以特别重要的是最小化故障区域。如上所述，由移位寄存器控制的阵列会遭受连续行故障，其严重影响局部化故障区域的能力。为此，需要执行可将潜在故障限制在单一行或列的解码器。但是，如上所述，解码器级必然会使用复杂的电路结构，特别是在阵列尺寸较大的情况下。这种增加的复杂度会影响产量以及解码器结构与阵列集成的能力。因此，需要提供具有较低复杂度的寻址架构，以便提供高生产率，同时保持减少或消除连续线故障的能力。
发明内容
本文说明了一种用于响应时钟信号输入来使能输出的解码器架构，其包括对应于 X个解码器输出的X个逻辑级。每个逻辑级都具有多个输入，其中每个逻辑级都包括少于 Iog2X个用于接收时钟信号输入的输入。在实施例中，解码器合并入电子器件中，该电子器件包括具有多个可寻址元件的线的阵列。在实施例中，解码器响应于多个时钟信号输入顺序使能阵列线。在实施例中，输入至解码器的每个时钟信号具有非二进制占空因数。本发明的上述和其他特征将通过结合附图的本发明的优选实施例的下述描述而被更好地理解。
本发明的优选实施例以及其他与本公开内容有关的信息，其中图1是现有技术的二输入NAND逻辑结构的电路图；图2是现有技术的四输入NAND逻辑结构的电路图；图3是现有技术中用于四输入逻辑级二进制系统的时钟信号的时序图；图4是现有技术的电路图，其示出图3的时钟信号与四输入级解码器结构的连接， 用于使能十六个输出；图5示出根据本发明的一个实施例的时钟信号的时序图，其用于具有二输入的逻辑级的基值四系统；图6示出根据本发明的一个实施例的解码器的实施例，其使用了图5中所示的改进的时钟信号；图7示出传感器阵列，其具有用于选择性偏置和读取像素位点的开关结构以及与其耦合的解码结构，用于使能阵列的列和行；以及图8是二输入NAND逻辑结构的电路图。
具体实施例方式示例性实施例的说明倾向于结合附图进行阅读，附图应被认为是整个书面说明书的一部分。本文描述了简化的解码器架构和逻辑操作，其减少了用于寻址阵列的每个解码器级所需的部件的数量。通过在每个级中提供较少数量的器件，与常规解码器架构相比，电路显著地占据更少的空间，且因此降低了故障率。该架构提供了如下优点降低了复杂度，这以前仅与移位寄存器寻址电路有关，并具有消除连续线路故障的能力。解码器由重复的逻辑级构成，每个逻辑级都接收多个时钟信号，以使能其输出。仅为了举例，所述级典型地包括多输入NAND门以及后续缓冲器。每个NAND门都通过其输入接收时钟信号，且当存在正确信号时使能缓冲的输出。这些NAND门的实例示于图1和2中。 如图1中所示，二输入NAND门具有CMOS装置，CMOS装置具有两个串联的NMOS晶体管(标记为Ni、N2)以及两个并联的PMOS晶体管(标记为Pl、P2)。对于NMOS和PMOS晶体管来说，每个NAND门中器件的数量是相等的，且由用于解码器级的输入数量决定(即，每个输入，例如“gl”或“g2”，由一个NMOS和一个PMOS晶体管分享)。参考图2，与二输入(四器件)NAND门(图1)相比，四输入(八个器件)NAND门所增加的复杂度是显而易见的。如图 2中所示，NAND门包括四个串联的NMOS (m-N4)以及四个并联的PMOS (P1-P4)晶体管器件。在这些现有技术的实例中，当所有输入(G1-&1)为高电压时，每个NAND电路的输出都是低电压。为此，将诸如缓冲反向器(未示出)的信号调节电路添加在每个级的端部。 除了将输出反向，这种反向器还具有缓冲器的功能，因为其能提供足够的驱动电流以使能被寻址的阵列。具有包括NOR门的级的解码器也可用于解码器架构中，且通常以互补方式使用(S卩，仅在被选择时呈现低电平的输出；以及，门由NAND门中使用的反向时钟控制)。 本领域技术人员将能理解，对于特定输入的给定组合，可变因素(例如动态响应、寄生效应、CMOS或双极技术等)决定NAND、NOR或其他门是否具有单一输出态。仅为了举例，此处结合具有十六个可寻址输出线的系统说明本发明。在现有技术的二进制系统，十六个输出线可利用4比特(24 = 16)寻址。如上所述，解码器包括十六个逻辑级，每个逻辑级都对应解码器的相应输出，且十六个解码器级中的每一个都具有四个输入，从而为逻辑电路(即，NAND门)提供四个输入信号。这种逻辑电路在输入呈现正确的状态(例如它们都处于高电位)时使能输出。传统的解码器逻辑由二进制时钟控制，以使能连续输出。该控制时钟形成脉冲组合，其中每个脉冲都具有50%的占空因数以及乘以2倍的彼此关联的时间频率。图3是现有技术的时钟信号的时序图，其由用于二进制系统的时钟总线承载，该二进制系统对每个解码器级来说具有四个输入。示出了四个时钟信号以及它们的反向信号(即，它们的反码)， 一共是八个时钟信号，每个信号都具有50%的二进制占空因数。时钟信号A/-A的频率是时钟信号B/-B的两倍。时钟信号B/-B的频率是时钟信号C/-C的两倍。最后，时钟信号C/-C 的频率是时钟信号D/-D的两倍。仔细观察时序图，当四个时钟信号的四个电平都为高电平处，在四个时钟信号(及其它们的反码)的图示周期内具有十六个可能的组合。例如，高电平时钟的第三种可能组合借助如下脉冲获得时钟A的第二高电平、时钟-B的第一高电平、 时钟C的第一高电平以及时钟D的高电平。将解码器级连接至正确的时钟线顺序地使能十六个级的输出。对于“顺序地”来说，其是指输出由时钟信号控制，即由时钟信号的极性的相继变化控制，而不是通过响应于某些其他激源为解码器提供单独寻址。“顺序地”并非意味着解码器必须以阵列线或列被顺序触发(即，一个接一个地触发相邻的线)这种方式连接到阵列。某些应用还可以以非顺序方式寻址。图4示出了解码器中各级的四个输入中的每一个与正确时钟线的连接。例如，解码器的第三级具有连接到时钟线A、时钟线-B、时钟线C和时钟线D的输入。这种连接仅在所有四个线都处于高电平时，即，处于图3所示的时钟图中高电平时钟的第三种可能的组合时，才使能系统的第三级。在本发明的实施例中，改进了时间基值，以便使每个时钟信号容纳更多可能的逻辑状态。这种方法有效地降低了各个逻辑元件(例如，各个NAND门)所需的输入数量。在实施例中，控制时钟的占空因数转变为非二进制占空因数，由此每个时钟周期容纳更多脉冲。对于“非二进制占空因数”来说，其是指占空因数不同于50%。占空因数可小于50% 或甚至大于50%，这取决于给定架构所感兴趣的极性。例如，将时钟的占空因数从50%变化为25%可有效地赋予基础时钟呈现四个状态而不是两个状态，从而使得时钟为非二进制的。解码器系统中的逻辑变为基值为四和十六个寻址输出可通过每逻辑门利用仅两个输入 (42= 16)来实现。图5和6说明了这一观点。图5示出基值为四的解码器系统的时钟信号的时序图，该系统的每个逻辑级具有两个输入。在这个实例中，具有两个占空因数设置为 25 %的基础时钟，其有效地使得各个基础时钟呈现4个状态而不是2个状态。换言之，基于给定脉冲宽度的四个时钟线可描述为相对于之前脉冲的25%时移。时序图示出了处于四个可能状态的基础时钟A和B形成8个时钟线(分别为A1-A4以及B1-B4)。时钟信号B1-B4 的周期四倍于时钟信号A1-A4的周期。以这种方式，它们在两个时钟线的电平都为高电平处，定义了两个时钟线的十六个可能的组合。例如，高电平时钟的第三种可能组合可通过如下获得时钟A3的第一高电平与时钟Bl的第一高电平。图6是根据本发明的实施例的解码器的电路图，该解码器包括十六个二输入NAND 解码器级，且它们分别连接到图5中所示的提供时钟信号的时钟线。从图6中可以看出，解码器的第三级具有连接至时钟线A3和时钟线Bl的输入。这种连接在两个线都为高电平时使能系统的第三级(即，图5中的时序图中所示的高电平时钟的第三种可能组合)。通过将解码器连接到正确的时钟线，所有十六个级都能在时钟周期内顺序使能。与图4中所示的解码器相比，复杂度的显著降低，可从图6反映出的连接复杂度的降低来看出，且能通过与单独二输入NAND门(图1)以及四输入NAND门(图2)的复杂度相比来看出。显而易见的是，图6的解码器使用了少于图4解码器的六十四个晶体管(即，每个NAND门具有4个晶体管)。当解码器架构在可包括数百到数千的可寻址元件线的大规模阵列中实施时，空间节省是非常显著的。当只有有限数量的这些阵列可制造在给定衬底上时，降低复杂度以及由此降低缺陷的风险对这些大规模阵列是至关重要的。给定阵列中任何明显的缺陷都会严重影响产量。仅为了举例，复杂度的进一步降低可利用诸如图8中所示的NAND门来实现，图8 中的NAND门类似于图1中的NAND门，区别仅在于用电阻R代替PMOS门Pl和P2。应当理解，适于本发明的其他解码器结构可类似于但并不限制于图1、2和8中所示的那些，且可基于NAND、NOR、仅PM0S、仅NMOS或其他设计。它们还可与缓冲器或开关在输出处一起使用， 以增加电压、电流或同时增加两者。所使用的逻辑门的类型并不是要点。而是，此处公开的时钟管理技术为所选择的解码器架构提供了期望降低的电路复杂度。与标准二进制解码器类似，可寻址输出的数量“X”计算为指数幂。每个时钟的状态数“Y”是底数，且指数是每个逻辑元件(例如每个NAND门)所需的输入数“G”。利用简单的数学方法，可计算获得所需总线尺寸(时钟线数量)。总线尺寸遵循线性定律，且其计算为每个时钟的状态数乘以每个逻辑元件的输入数(即，Y*G)。概括地讲，以按次序方式顺序访问可寻址元件阵列的可寻址元件的解码器响应于多个时钟输入。如果解码器具有“X”个输出，该输出对应于耦合到解码器的阵列中“X”个列或行(此处统称为“线”)，则解码器包括“X”个逻辑级(例如，NAND门)，其对应于解码器的“X”个输出。与图4中所示的现有技术的解码器相反，各个逻辑级都包括少于Iog2X 个用于接收时钟信号的输入。每个逻辑级所需输入数量的减少是通过上述降低时钟输入的占空因数来实现的，且使逻辑级的复杂度显著降低。在实施例中，时钟信号的占空因数等于 (作为百分比)1/Y，其中Y是每个时钟的状态的数目，且遵从方程式logYX = G, G是每个逻辑级用于接收时钟输入的输入数目。因此，如果输出X的数目等于64，且每个NAND逻辑元件的门数目是3，则Y等于4 (即，43 = 64)，且时钟信号所需的占空因数是100%的1/4，即 25%。显而易见的是，当将解码器的逻辑底数从2变化为大于2的数目时，会出现大范围可能性。可以实现解码器在各级复杂度的降低，其可增加生产率并将重大故障的概率降至最低。在某些应用中，对于给定的固定数目的所需输出(如上述实例中描述的具有固定的十六个可寻址输出)来说，便于将输入的数目降至最低(且因此将解码器级复杂度降至最低)。当可寻址输出的数目很大时，这就变得特别有利。例如，为了利用图3和4所示的现有技术的解码器寻址512个线，512个逻辑级中的每一个都需要9个二进制输入O9 =512)。但是，利用8时基替代，则512个逻辑级中的每一个所需的输入数目仅为3 (83 = 512)。“8时基”是指每一个时钟具有12. 5%的占空因数。在本实例中，解码器级，例如图 1和2中所示的NAND级，每一个在基值为8时都仅具有总共六个晶体管器件，而不是基值为2时的十八个器件。这种情况下的变化是将总线尺寸从18 (对于基值为2，2x9 = 18) 增加到M(对于基值为8，8x3 = 24) 0在本实例中，总线提供二十四个输入时钟信号，其遵循下述关系(1)每个时钟的占空因数为12.5% ； (2)提供时钟A1-A8、B1-B8以及C1-C8 ； (3)时钟A2-A8、B2-B8以及C2-C8分别表现为时钟AUBl和Cl的延迟实例(参见，例如图 5)；以及(4)时钟B2-B8的周期是时钟A1-A8的八倍，且时钟C2-C8的周期是时钟B2-B8的八倍。总线尺寸的增加在与晶体管器件的以下数目差异相比时是可忽略的基值为8时的 3072(6x512)个以及基值为2时的9216 (18x512)个。需要重点指出的是，总线尺寸增加在大多数应用中无关紧要，因为总线的线路是简单的金属轨迹，其不会很大程度影响产量。通常，实现每个解码器级的大数量门的成本(即，增加面积，降低产量等)大于引入额外时钟线的成本。在其他应用中，对于给定的固定数目的门来说，易于使可寻址输出的数目最大化。 例如，在12比特标准二进制系统中，仅可寻址4096个输出O12 = 4096)。但是，对于时基3 来说(即，331/3百分比的占空因数，含义是每个时钟周期具有三个状态)，在位数相同的情况下(即，每个解码器级都具有相同数目的输入)，可寻址531441个输出(312 = 531441)。 这对于总的可寻址输出来说是非常大的增加，这对系统性能和效率有非常显著的效果。正如以前的情况，这种情况下的变化是，总线尺寸从24 (对于基值为2是= 24)增加到 36 (对于基值为3是3x12 = 36)。但是，如果需要用标准二进制系统寻址500000以上的线， 则将需要19比特以及需要总数为38的时钟总线，对于这种给定数目的输出来说，实际提供了更小复杂度的总线结构。虽然此处所示的优选实施例基于具有NAND门的解码器级，但上述数学公式并不必然包含对各个解码器级中逻辑构成的任何要求。如上所述，也可使用NOR门。而且，解码器架构和逻辑可通过任何逻辑门来实现，该逻辑门对于输入的唯一组合定义了单一输出态。显而易见的是在多种应用中，不论是在解码器级方面还是时钟总线方面，此处所述的可供选择的解码器架构和逻辑操作都可显著降低电路复杂度。特别地，这对于诸如传感器和显示器之类的大规模应用是很有价值的，上述应用要求降低电路复杂度以实现大范围面积上的高生产率。解码器级的增加效率和时钟信号的更好应用在降低风险的情况下为大规模系统提供了必要的寻址能力。如上所述，此处描述的解码架构可与诸如存储器组、显示器或传感器阵列等任意类型的可寻址阵列一起使用。在示例性实施例中，解码架构与传感器阵列一起使用。这些传感器阵列可用于多种探测功能，例如热测量、X射线探测以及压力传感，此处仅举几个例子。这些器件应用于各种场合，包括医疗、环境、安全和工业等等。这些传感器阵列的改进和商品化通常由用于构造它们的处理技术的成本以及它们的传感精度指配。因为这些传感器都构造在大面积上，所以选择一种合适的技术提供合适的生产率，同时又消耗较小面积并具有可接受的成本通常是困难的。最具效率和精度的传感器阵列基于有源原理。有源传感器响应于给定激源量化特定物理参量。例如，有源热传感器对于给定热激源来测量物体的热导率。对激源的响应由传感器阵列中各个传感位点来测量。这种响应在某种程度上是所提供的激源的函数，即，激源越大，则响应越大。这种类型的传感器的实例公开于授予Dinh，标题为“根据热传递探测指纹图像的传感器(Sensor for Acquiring a Fingerprint Image Based on Heat Transfer)”的美国专利6，091，837中(以下，称为“Dinh I ”)，以及同样授予Dinh， 标题为“用于指纹传感和其他测量的装置(Apparatus for Fingerprint Sensing and OtherMeasurements) ”的 W02006/033582A1 中(以下，称为“Dinh II”)，在此并入上述两文献的全部内容作为参考。图7示出传感装置100，其包括传感器阵列110，其由非线性传感像素“ns”以及周围的行和列开关电路构成。附图标记112表示列线，且附图标记114表示行线。各个传感位点都具有连接到列线112的列终端以及连接到行线114的行终端。框140为阵列110 中的各个像素位点提供来自电流源142的激源电流。偏置电流通过薄膜晶体管(TFT)开关 “S3”导入正确的列线112，其可由解码器多路复用。当选择列112时，TFT开关s3将各个列线112连接到电流源142，由此使得激源电流流进像素位点。当不选择列时，相应的TFT开关接地(未示出)以将列线接地。相类似地，行线由TFT开关“Si”激活。这些开关在选择行线时接地，使得电流流过像素“ns”之后从像素位点流出。当不选择行时，相应的TFT开关“Si”将行线连接到高电位(未示出)，反向偏置连接到未选择行的像素。提供列和行解码器150、160用于分别控制列开关模块120和行开关模块130的开关s3、s4和sl、s2。这些解码器优选采用上述附图5和6中所示(进行必要的改变以解码所需数目的线/列)的形式，以便单独的线和列可被使能，以允许单独的传感元件被顺序寻址。行和列解码器150、160通过时钟总线210从时钟源200被供给时钟信号。在示例性实施例中，列和行解码器150、160与阵列110、开关模块120、130以及时钟总线210集成在相同的衬底上。在实施例中，时钟源200在这种结构外部，而另一些实施例中，时钟源200可与其他所述结构一同集成在衬底上。外部时钟的非限制实例包括外部时钟芯片、电脑、微处理器和PLC。在该传感器100中，存在于各个像素处的数据信号(S卩，差分电压信号)通过耦合到框140中的两个高阻抗节点144、146的差分读取电路(未示出)从阵列100探测，该高阻抗节点144、146分别通过两个大TFT晶体管“s4”和“s2”分别连接到列线112和行线114。虽然结合图7中所示的传感器阵列说明本发明的实施例，但如上所述，应当理解， 此处说明的解码器架构和解码方法可与其他阵列一起使用，例如存储器阵列和显示器阵列，正如本领域技术人员容易理解的那样。 虽然已经借助示例性实施例描述了本发明，但本发明并不限于此。而且，权利要求应解释为广泛地涵盖本发明的其他变型和实施例，在不脱离本发明的范围和等同范围的情况下，这些其他变型和实施例可由本领域技术人员得到。
权利要求
1.一种用于响应时钟信号输入顺序使能输出的解码器，包括X个逻辑级，其对应于X个解码器输出，每个逻辑级都具有多个输入，其中每个逻辑级包括少于Iog2X个用于接收时钟信号输入的输入。
2.根据权利要求1所述的解码器，其中每个逻辑级都包括逻辑门，其对于输入的唯一组合呈现单一输出态。
3.根据权利要求2所述的解码器，其中每个逻辑级都包括耦合到其逻辑门的输出的输出信号调节电路。
4.电子器件，包括阵列，其包括可寻址元件的多个线；以及解码器，用于响应多个时钟信号输入使能阵列的线，该解码器包括对应于多个线的X 个输出，该解码器包括对应于X个解码器输出的X个逻辑级，其中，每个逻辑级具有多个输入，每个逻辑级包括少于Iog2X个用于接收时钟信号输入的输入。
5.根据权利要求4所述的电子器件，其中该阵列和解码器集成在公共衬底上。
6.根据权利要求5所述的电子器件，还包括时钟总线，其集成在公共衬底上，用于为逻辑级提供时钟信号输入。
7.根据权利要求6所述的电子器件，还包括外部时钟源，其用于提供多个时钟信号输入，其中每个时钟信号输入都具有小于50%的非二进制占空因数。
8.根据权利要求7所述的电子器件，其中该占空因数作为百分比等于1/Y，其中Y遵循等式logYX = G，且G为每个逻辑级用于接收时钟信号输入的输入数目。
9.根据权利要求4所述的电子器件，其中每个逻辑级都包括逻辑门，其对于输入的唯一组合呈现单一输出态。
10.根据权利要求9所述的电子器件，其中各个逻辑级还包括耦合到其逻辑门的输出的输出信号调节电路。
11.根据权利要求4所述的电子器件，还包括时钟源，其用于提供多个时钟信号输入， 其中每个时钟信号输入都具有非二进制占空因数。
12.—种解码方法，包括提供包括可寻址元件的多个线的阵列；提供解码器，其用于响应多个时钟信号输入顺序使能该阵列的线；以及为该解码器提供多个时钟信号输入，以顺序使能该解码器的输出，其中一个或多个时钟信号输入具有非二进制占空因数。
13.根据权利要求12所述的解码方法，其中该解码器包括对应于阵列的多个线的X个输出，该解码器包括对应于X个解码器输出的X个逻辑级，其中每个逻辑级包括少于Iog2X 个用于接收时钟信号输入的输入。
14.根据权利要求13所述的解码方法，其中该阵列和解码器集成在公共衬底上。
15.根据权利要求14所述的解码方法，其中时钟总线集成在公共衬底上，用于为逻辑级提供时钟信号输入。
16.根据权利要求15所述的解码方法，还包括从外部时钟提供多个时钟信号输入的步马聚ο
17.根据权利要求13所述的解码方法，其中该占空因数作为百分比等于1/Y，其中Y遵循等式logYX = G，且G为每个逻辑级的用于接收时钟信号输入的输入数目。
18.根据权利要求12所述的解码方法，其中每个逻辑级都包括逻辑门，其对于输入的唯一组合呈现单一输出态。
19.根据权利要求18所述的解码方法，其中每个逻辑级还包括耦合到其逻辑门的输出的输出信号调节电路。
20.一种指纹传感器件，包括有源传感器阵列，其包括可寻址元件的多个线；以及解码器，其用于响应多个时钟信号输入顺序使能阵列的线，该解码器包括对应于多个线的X个输出，该解码器包括对应于X个解码器输出的X个逻辑级，其中每个逻辑级都具有多个输入，每个逻辑级都包括少于Iog2X个用于接收时钟信号输入的输入。
21.根据权利要求20所述的指纹传感器件，其中该阵列是有源热传感器阵列。
全文摘要
公开了一种解码器，其用于响应时钟信号输入顺序使能输出，其包括对应于X个解码器输出的X个逻辑级。每个逻辑级都具有多个输入，其中每个逻辑级都包括少于log2X个用于接收时钟信号输入的输入。
文档编号G11C8/00GK102265349SQ200980152545
公开日2011年11月30日 申请日期2009年11月4日 优先权日2008年11月5日
发明者马蒂亚斯·N·特罗科利 申请人:奈克斯特生物测定学公司