专利名称：一种位线-板线合并结构的铁电存储器存储阵列的制作方法
技术领域：
本发明属于集成电路设计制造技术领域，尤其涉及铁电存储器阵列结构的设计和
时序操作方法的改进。
背景技术：
铁电存储器是一种新型非挥发存储器件。它利用铁电材料中的自发极化现象实现二值数据的存储。 传统的读写操作时序主要有三种方案极板线Vcc电压驱动方案、非驱动Vcc/2半电压方案、位线驱动读出方案。极板线Vcc电压驱动方案需要驱动脉冲信号线PL，由于PL上的 负载电容较大，所以该方案的速度较慢。非驱动Vcc/2半电压方案中，脉冲信号线PL始终保持在Vcc/2，不用驱动PL，因此可以实现高速度。但是，为了保持存储器的非易失性，需要定期对存储单元进行刷新；此外，在读写操作中，加在铁电电容上的翻转电压只有电源电压的一半，不适合低电压的应用。位线驱动读出方案解决了非驱动Vcc/2半电压方案的两个不足，但是该方案在读写操作过程中依然要驱动PL，读写周期时间不能减少。
发明内容
本发明的目的是针对背景技术中所描述的各种读写操作时序存在的问题，提出了一种位线-板线合并结构的铁电存储器存储阵列。其特征在于，所述存储阵列每列的基本组成部分为存储单元、预充电电路以及列控制电路； 其中，每个存储单元(l)由两个NMOS传输管和两个铁电电容组成，其中，字线(WLO)连接到两个NMOS传输管(M8、M9)的栅极，控制存储单元的开启和关闭；其中，一个NMOS传输管(M8)的源极连接到位线BL，漏极连接到铁电电容(CsO) —端的存储节点，该铁电电容(CsO)的另一端与BPL连接；另一个NMOS传输管(M9)的源极连接到位线BLB，漏极连接到另一个铁电电容(CsO') —端的存储节点，该铁电电容(CsO')的另一端与BPLB连接； 预充电电路(2)由两个NMOS传输管(M4、M5)和两个PMOS传输管(M6、M7)组成，控制信号线BLL连接到NMOS传输管(M4、 M5)的栅极，控制信号线BLH连接到PMOS传输管(M6、 M7)的栅极；NMOS传输管(M4)的源极和漏极分别连接到位线BL和VSS， NMOS传输管(M5)的源极和漏极分别连接到位线BLB和VSS ;PMOS传输管(M6)的源极和漏极分别连接到位线BL和VDD， PMOS传输管(M7)的源极和漏极分别连接到位线BLB和VDD ;
列控制电路由四个NMOS传输管(M0、M1、M2、M3)组成，控制信号线CON连接到NMOS传输管(M0、M1)的栅极，控制信号线CON的反信号连接到NMOS传输管(M2、M3)的栅极；NMOS传输管(MO)的源极和漏极分别连接到位线BL和BPLB， NMOS传输管(Ml)的源极和漏极分别连接到位线BLB和BPL ;NMOS传输管(M2)的源极和漏极分别连接到VSS和BPL， NMOS传输管(M3)的源极和漏极分别连接到位线VSS和BPLB ;通过控制NMOS传输管(MO、 Ml、 M2、M3)的开启和关闭，铁电存储单元利用互补位线BL和BLB上的电压信号完成写入、读出和回写操作。 所述铁电存储阵列的操作为字线和位线的两线控制。
所述写操作过程分为4个阶段T0、 Tl、 T2、 T3 ;其中
TO阶段中，BLL为高电平，存储阵列处于预充电状态； Tl阶段中，BLL变为低电平，C0N由低电平变为高电平，待写入的互补数据出现在 BL禾口 BLB上； T2阶段中，WL由低电平变为高电平，存储单元打开；在数据信号线BL和BLB上的 电压作用下，数据写入存储单元； T3阶段中，BLL由低电平变为高电平，C0N和WL由高电平变为低电平，写操作结束。
所述读操作过程分为5个阶段t0、 tl、 t2、 t3、 t4 ;其中 t0阶段中，BLH由高电平变为低电平，数据信号线BL和BLB被预充电到高电平；
tl阶段中，BLH变为高电平，WL由低电平变为高电平，存储单元打开；由于铁电电 容在不同的存储状态下表现出不同的电容值，所以与位线寄生电容进行电荷分享后，BL和 BLB上出现电压差； t2阶段中，激活灵敏放大器，数据从铁电存储单元读出； t3阶段中，C0N由低电平变为高电平，读出的互补数据回写到铁电存储单元；
t4阶段中，BLL由低电平变为高电平，C0N和WL由高电平变为低电平，读操作结束。
本发明将BL和PL的功能合并，在操作过程中无需另外驱动PL线，提高了读写操 作的速度，减少了存储器外围电路的面积，降低了读写操作时存储阵列的功耗。
图1 :BL和PL合并的铁电存储器存储阵列每列的结构；
图2 :BL和PL合并的铁电存储器存储阵列的写操作时序；
图3 :BL和PL合并的铁电存储器存储阵列的读操作时序； 图4 :基于互补位线驱动时序的BL和PL合并的铁电存储阵列结构的读操作仿真 结果。
具体实施例方式
下面结合附图，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性 的，而不是为了限制本发明的范围及其应用。 本发明设计了一种基于互补位线驱动时序的位线-板线合并结构的铁电存储器 存储阵列。 在位线-板线合并结构的铁电存储器存储阵列中，脉冲信号线PL的功能可由BL 代替，所以只需控制字线信号WL和BL即可实现对存储器的读写操作。如图l所示，位线-板 线合并结构的铁电存储器存储阵列的每列由三部分组成存储单元1、预充电电路2以及列 控制电路。 其中，每个存储单元l由两个NMOS传输管和两个铁电电容组成，其中，字线WLO连 接到两个NM0S传输管M8、M9的栅极，控制存储单元的开启和关闭；其中，一个NMOS传输管 M8的源极连接到位线BL，漏极连接到铁电电容CsO —端的存储节点，该铁电电容CsO的另一端与BPL连接；另一个NM0S传输管M9的源极连接到位线BLB，漏极连接到另一个铁电电 容CsO' —端的存储节点，该铁电电容CsO'的另一端与BPLB连接； 预充电电路2由两个NM0S传输管M4、 M5和两个PM0S传输管M6、 M7组成，控制信 号线BLL连接到NM0S传输管M4、 M5的栅极，控制信号线BLH连接到PM0S传输管M6、 M7的 栅极；NM0S传输管M4的源极和漏极分别连接到位线BL和VSS， NM0S传输管M5的源极和 漏极分别连接到位线BLB和VSS ;PM0S传输管M6的源极和漏极分别连接到位线BL和VDD， PM0S传输管M7的源极和漏极分别连接到位线BLB和VDD ; 列控制电路由四个NM0S传输管M0、 Ml、 M2、 M3组成，控制信号线C0N连接到NMOS 传输管M0、M1的栅极，控制信号线CON的反信号连接到NMOS传输管M2、M3的栅极；NMOS传 输管M0的源极和漏极分别连接到位线BL和BPLB， NMOS传输管Ml的源极和漏极分别连接 到位线BLB和BPL ;NMOS传输管M2的源极和漏极分别连接到VSS和BPL， NMOS传输管M3的 源极和漏极分别连接到位线VSS和BPLB ;通过控制NMOS传输管MO、 Ml、 M2、 M3的开启和关 闭，铁电存储单元利用互补位线BL和BLB上的电压信号完成写入、读出和回写操作。
这种位线-板线合并结构的铁电存储器存储阵列的读写操作基于互补位线驱动 时序。 位线-板线合并结构的铁电存储器存储阵列的写操作过程分为4个阶段TO、 Tl、 T2、 T3。如图2所示，TO阶段中，BLL为高电平，存储阵列处于预充电状态；T1阶段中，BLL 变为低电平，CON由低电平变为高电平，待写入的互补数据出现在BL和BLB上；T2阶段中， WL由低电平变为高电平，存储单元打开。在数据信号线BL和BLB上的电压作用下，数据写 入存储单元；T3阶段中，BLL由低电平变为高电平，CON和WL由高电平变为低电平，写操作 结束。 位线-板线合并结构的铁电存储器存储阵列的读操作过程分为5个阶段t0、 tl、 t2、t3、t4。如图3所示，tO阶段中，BLH由高电平变为低电平，数据信号线BL和BLB被预充 电到高电平；tl阶段中，BLH变为高电平，WL由低电平变为高电平，存储单元打开。由于铁 电电容在不同的存储状态下表现出不同的电容值，所以与位线寄生电容进行电荷分享后， BL和BLB上出现电压差；t2阶段中，激活灵敏放大器(SA)，数据从铁电存储单元读出；t3阶 段中，C0N由低电平变为高电平，读出的互补数据回写到铁电存储单元；t4阶段中，BLL由低 电平变为高电平，CON和WL由高电平变为低电平，读操作结束。读操作的仿真结果见图4。
权利要求
一种位线-板线合并结构的铁电存储器存储阵列，其特征在于，所述存储阵列每列的基本组成部分为存储单元、预充电电路以及列控制电路；其中，每个存储单元(1)由两个NMOS传输管和两个铁电电容组成，其中，字线(WL0)连接到两个NMOS传输管(M8、M9)的栅极，控制存储单元的开启和关闭；其中，一个NMOS传输管(M8)的源极连接到位线BL，漏极连接到铁电电容(Cs0)一端的存储节点，该铁电电容(Cs0)的另一端与BPL连接；另一个NMOS传输管(M9)的源极连接到位线BLB，漏极连接到另一个铁电电容(Cs0’)一端的存储节点，该铁电电容(Cs0’)的另一端与BPLB连接；预充电电路(2)由两个NMOS传输管(M4、M5)和两个PMOS传输管(M6、M7)组成，控制信号线BLL连接到NMOS传输管(M4、M5)的栅极，控制信号线BLH连接到PMOS传输管(M6、M7)的栅极；NMOS传输管(M4)的源极和漏极分别连接到位线BL和VSS，NMOS传输管(M5)的源极和漏极分别连接到位线BLB和VSS；PMOS传输管(M6)的源极和漏极分别连接到位线BL和VDD，PMOS传输管(M7)的源极和漏极分别连接到位线BLB和VDD；列控制电路由四个NMOS传输管(M0、M1、M2、M3)组成，控制信号线CON连接到NMOS传输管(M0、M1)的栅极，控制信号线CON的反信号连接到NMOS传输管(M2、M3)的栅极；NMOS传输管(M0)的源极和漏极分别连接到位线BL和BPLB，NMOS传输管(M1)的源极和漏极分别连接到位线BLB和BPL；NMOS传输管(M2)的源极和漏极分别连接到VSS和BPL，NMOS传输管(M3)的源极和漏极分别连接到位线VSS和BPLB；通过控制NMOS传输管(M0、M1、M2、M3)的开启和关闭，铁电存储单元利用互补位线BL和BLB上的电压信号完成写入、读出和回写操作。所述铁电存储阵列的操作为字线和位线的两线控制。
2. 根据权利要求1所述的一种位线-板线合并结构的铁电存储器存储阵列，其特征在于，所述写操作过程分为4个阶段TO、 Tl、 T2、 T3 ;其中TO阶段中，BLL为高电平，存储阵列处于预充电状态；Tl阶段中，BLL变为低电平，CON由低电平变为高电平，待写入的互补数据出现在BL和BLB上；T2阶段中，WL由低电平变为高电平，存储单元打开；在数据信号线BL和BLB上的电压作用下，数据写入存储单元；T3阶段中，BLL由低电平变为高电平，CON和WL由高电平变为低电平，写操作结束。
3. 根据权利要求1所述的一种位线_板线合并结构的铁电存储器存储阵列，其特征在于，所述读操作过程分为5个阶段t0、 tl、 t2、 t3、 t4 ;其中t0阶段中，BLH由高电平变为低电平，数据信号线BL和BLB被预充电到高电平；tl阶段中，BLH变为高电平，WL由低电平变为高电平，存储单元打开；由于铁电电容在不同的存储状态下表现出不同的电容值，所以与位线寄生电容进行电荷分享后，BL和BLB上出现电压差；t2阶段中，激活灵敏放大器，数据从铁电存储单元读出；t3阶段中，CON由低电平变为高电平，读出的互补数据回写到铁电存储单元；t4阶段中，BLL由低电平变为高电平，CON和WL由高电平变为低电平，读操作结束。
全文摘要
本发明公开了属于集成电路设计制造技术领域的一种位线-板线合并结构的铁电存储器存储阵列。该发明基于位线平行于板线的铁电存储器(FeRAM)阵列架构，在铁电存储器阵列的每列加入传输管控制电路，并利用互补位线驱动时序，将位线和板线的功能合并。该方法使得存储单元在读写操作中能够充分利用互补的位线信号，而不需要专门的脉冲信号线；提高了铁电存储器读出和写入的速度、降低了存储阵列的功耗、减少了存储器外围电路的面积。
文档编号G11C7/12GK101777377SQ201010034038
公开日2010年7月14日 申请日期2010年1月12日 优先权日2010年1月12日
发明者任天令, 张弓, 贾泽, 陈弘毅 申请人:清华大学