非易失性存储器件及其驱动方法和具有其的存储器系统的制作方法

专利名称：非易失性存储器件及其驱动方法和具有其的存储器系统的制作方法
技术领域：
本发明涉及非易失性存储器件及其驱动方法、和具有该非易失性存储器件的存储 器系统。
背景技术：
半导体存储器件是在设计诸如基于微处理器的应用程序的数字逻辑电路以及用 于范围从卫星到消费者电子装置的产品的计算机中被广泛使用的微电子器件。存储器制造 技术的进步包括通过对于高速和高集成密度进行缩放(scaling)而获得的技术发展和处 理改进，已经提高了数字逻辑系统的性能。半导体存储器件通常分为易失性存储器件和非易失性存储器件。非易失性存储器 甚至当电源未连接时也能够保存数据。非易失性存储器件中存储的数据可以是永久的(只 读)或者是可重新编程的。非易失性存储器件现在被广泛用来在诸如计算机、航空电子设 备、通信和消费者电子技术之类的各种应用中存储可执行程序或微代码。非易失性存储器件的一个示例是闪速存储器件。最近，随着对高集成度(小型化) 存储器件的需求的增加，能够在每个存储单元中存储多个位的多位存储器件已经成为标准 商业产品。

发明内容
本发明的各个实施例提供了一种非易失性存储器件(NVM)、包括该NVM的存储器 系统和包括该NVM的装置。所述NWM包括控制逻辑，其被配置成执行一种将负电压施加到 NVM的被选字线的公开的方法。在所述NVM中，在第一时间期间(例如在ISPP循环的编程 期间内)第一高电压电平(例如最大电源电压)被施加到地址译码器的晶体管的沟道，并 且地电压被施加到晶体管的阱。而且，在第二时间期间(例如在ISPP循环的检验期间内) 第二高电压电平被施加到晶体管的沟道，并且在第二时间间隔内第一负电压被施加到晶体 管的阱。第一高电压电平高于第二高电压电平，并且在第二时间间隔内在被选字线上施加 的电压为负。可以提高根据本发明示例性实施例制造或操作的非易失性存储器件的可靠性。本发明的第一方面提供了一种将负电压施加在非易失性存储器件(NVM)的被选 字线上的方法，包括在第一时间间隔期间将处于第一被选高电平的电源电压施加到NVM 的字线选择电路的第一晶体管的沟道，并且在第一时间间隔期间将地电压施加到字线选择 电路的第一晶体管的阱；在第二时间间隔期间将处于第二被选高电平的电源电压施加到字 线选择电路的第一晶体管的沟道，并且在第二时间间隔内将第一负电压施加到字线选择电
5路的第一晶体管的阱；其中施加在被选字线上的电压在第二时间间隔内并且不在第一时间 间隔内为负。本发明的另一方面提供了一种非易失性存储器件(NVM)中选择字线的方法，包 括在第一时间间隔期间将处于第一高电平的电源电压施加到被配置成选择字线的NVM的 选择电路的第一晶体管的沟道，并且在第一时间间隔期间将地电压施加到第一晶体管的基 底；在第二时间间隔期间将处于第一较低高电平的电源电压施加到第一晶体管的沟道，并 且在第二时间间隔内将第一负电压施加到第一晶体管的阱；和其中第一较低高电平低于最 大高电平，并且其中在第二时间间隔内并且不在第一时间间隔内施加在被选字线上的字线 电压为负。本发明的另一方面提供了一种用于驱动非易失性存储器件的方法，包括生成电 源电压并且将所述电源电压施加到地址译码器中的存储器块选择器的第一晶体管；通过所 述存储器块选择器将接收的字线电压传递到基于地址信息选择的被选字线；和根据传递到 被选字线的所接收的字线电压是否为负电压来改变所述电源电压。本发明的另一方面提供了一种非易失性存储器件，包括电源电压生成器，用于生 成电源电压；和地址译码器，其包括接收电源电压的第一晶体管，将所接收的字线电压传递 到被选存储器块的多条字线，其中所述电源电压根据负字线电压是否被传递到至少一条字 线而改变。所述非易失性存储器件可以还包括阱电压生成器，用于生成要被施加到所述第 一晶体管的阱的阱电压，其中所述阱电压根据负字线电压是否被传递到被选存储器块的至 少一条字线而改变。所述地址译码器包括多个存储器块选择器，每个存储器块选择器可以包括控制 存储器块选择电路的块字线，被配置成将所述字线电压传递到被选存储器块的字线；上拉 电路，用于响应于使能信号将所述电源电压提供给所述块字线；下拉电路，其响应于使能信 号将所述块字线与所述第一晶体管的阱电断开，并且响应于使能信号的互补信号将所述块 字线与所述第一晶体管的阱电连接。本发明的另一方面提供了一种包括非易失性存储器件(NVM)的装置，包括存储 单元阵列，其具有多条字线；地址译码器电路，包括被配置成选择存储单元阵列的字线并且 将负字线电压传递到被选字线的字线选择电路；高电压电路，被配置成选择最大高电压和 第一较低高电压之一作为地址译码器中的选择电路的电源电压；负电压电路，被配置成选 择地电压和第一负电压其中之一作为地址译码器的选择电路中的晶体管的阱电压；和控制 逻辑单元，被配置成通过在编程操作、读取操作、检验读取操作或擦除操作中基于负电压是 否被字线选择电路传递到被选字线，控制负电压电路选择阱电压以及控制高电压电路选择 电源电压来执行所公开的方法。所述装置可以包括多个存储器块，其具有在多条字线和多条位线的交叉处形成 的多个存储单元；地址译码器，用于响应于输入地址选择所述存储器块之一，并且将字线电 压传递到与输入地址对应的被选存储器块中的被选字线；输入/输出缓冲器，用于临时存 储在编程操作中要在存储单元阵列中编程的数据，或者临时存储在读取操作中从存储单元 阵列读出的数据；电压生成器，用于生成字线电压、电源电压和阱电压；和控制逻辑单元， 用于控制所述电压生成器根据阱电压的电平来调节电源电压的电平。所述控制逻辑单元控 制所述电压生成器根据负电压是否被传递到被选存储器块的字线来改变阱电压的电平。所述装置可以还包括存储器控制器，其包括实现从以下中选择的标准化接口协议的主机接口 电路通用串行总线(USB)、多媒体卡(MMC)、外围设备互连(PCI)、高速PCI (PCI-E)、高级 技术附件(ΑΤΑ、并行ΑΤΑ、ρΑΤΑ)、串行ATA (SATA)、外部SATA (eSATA)、小型计算机系统接口 (SCSI)、增强小型磁盘接口(ESDI)和集成驱动器电子电路(IDE)。所述装置可以是计算系统，其进一步包括与系统总线连接的中央处理单元 (CPU)；与系统总线连接的数据存储器件并且包括非易失性存储器件(NVM)和存储器控制 器。所述计算系统可以是个人计算机、网络文件服务器、便携式电话、个人数字助理(PDA)、 数码相机、可携式摄像机、便携式音频播放器或者便携式媒体播放器。下面将参考附图来更详细地描述本发明的优选实施例。然而，本发明能够以不同 的形式体现，并且不应当被曲解为限于此处阐述的实施例。相反，这些实施例被提供以使得 本公开透彻和完整，并且将向本领域技术人员全面地表达本发明的范围。


附图被包含来进一步理解本发明，并且被合并于此并构成本说明书的一部分。附 示了本发明的示例性实施例，并且与本说明一起用于解释本发明的原理。附图中图1是根据本发明的第一示例性实施例的非易失性存储器件的方块图；图2是图1的非易失性存储器件100的第一编程方法的阈值电压分布的曲线图；图3是图示根据图2的阈值电压分布的编程操作中第一阱电压/高电源电压控制 方法的时间-电压曲线图；图4是图1的非易失性存储器件100的第一编程方法的流程图；图5是图示根据图2的阈值电压分布的编程操作中第二阱电压/高电源电压控制 方法的时间-电压曲线图；图6是图1的非易失性存储器件100的第二编程方法的流程图；图7是图1的非易失性存储器件100的第二编程方法的阈值电压分布的曲线图；图8是图示根据图7的阈值电压分布的编程操作中第二阱电压/高电源电压控制 方法的时间-电压曲线图；图9是图1的非易失性存储器件100的第三编程方法的阈值电压分布的曲线图；图10是图示根据图9的阈值电压分布的编程操作中第一示例性阱电压/高电源 电压控制方法的时间_电压曲线图；图11是图示根据图9的阈值电压分布的编程操作中第二示例性阱电压/高电源 电压控制方法的时间_电压曲线图；图12是图示根据图9的阈值电压分布的编程操作中第三示例性阱电压/高电源 电压控制方法的时间_电压曲线图；图13是图1的非易失性存储器件100的读取操作的阈值电压分布的曲线图；图14是根据本发明示例性实施例的3位(8状态)MLC非易失性存储器件的编程 方法的阈值电压分布的曲线图；图15是根据本发明示例性实施例的4位MLC非易失性存储器件的编程方法的阈 值电压分布的曲线图；图16是图1的非易失性存储器件100中的地址译码器120的电路图17是图示图1的非易失性存储器件100的编程操作中的电压控制方法的时 间-电压曲线图；图18是根据本发明的第二示例性实施例的非易失性存储器件200的方块图；图19是根据本发明的第三示例性实施例的非易失性存储器件300的方块图；图20是根据本发明的示例性实施例的存储系统10的方块图；图21是根据本发明的示例性实施例的具有非易失性存储器件的存储卡20的方块 图；图22是根据本发明的示例性实施例的具有非易失性存储器件的moviNAND器件的 方块图；图23是根据本发明的示例性实施例的包括存储器件的SSD的方块图；图24是使用图23的SSD 40的计算系统的方块图；图25是使用图23的SSD 40的服务器系统的方块图；和图26是根据本发明的示例性实施例的电子设备的方块图。
具体实施例方式图1是根据本发明的第一示例性实施例的非易失性存储器件的方块图。参考图1，非易失性存储器件100包括存储单元阵列110、地址译码器120、输入/ 输出(I/O)电路130、电压生成器140和控制逻辑单元150。控制逻辑单元150根据是否向 字线施加负电压来改变/调节/确定/控制/选择高电源电压VPP和/或阱电压VWLL。阱 电压VWLL被提供给地址译码器120中的晶体管的阱。阱电压VWLL优选地被提供给地址译 码器120中的至少一个晶体管的阱，例如，如图16所示连接到驱动器晶体管NHDO的阱，以 及连接到输出晶体管851、852、...85!11+2。高电源电压VPP被提供给如连接到图16中的驱 动器晶体管NHDl和输出晶体管BS1、BS2、. . . BSm+2所示的地址译码器120中的至少一个驱 动器晶体管。图1所示的示例性非易失性存储器件100是NAND闪速存储器件，然而，本发明概 念不限于该NAND闪速存储器件。非易失性存储器件100的示例包括NOR闪存存储器、耐抗 随机存取存储器(PRAM)、磁致耐抗随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)和 自旋传递力矩随机存取存储器(STT-RAM)。而且，非易失性存储器件可被配置成具有三维阵 列结构。存储单元阵列110包括布置在多条字线WLO WLm-I与多条位线BLO BLn-I的 交叉处的多个存储单元。此处，“III”和“η”是自然数。存储单元阵列110包括多个存储器 块。作为一个示例性实施例，图1中图示了一个存储器块。每个存储器块包括多个页。每 一页包括与相应字线连接的多个存储单元。非易失性存储器件100基于逐块地执行擦除操 作，并且基于逐页地执行写入或读取操作。每个存储单元存储1位数据或两位或更多位的数据。能够存储1位数据的存储单 元称作单级单元(SLC)。能够存储两位或更多位的数据的存储单元称作多级单元(MLC)。 SLC具有根据两个阈值电压定义的一个擦除状态和一个编程状态。MLC具有根据多个阈值 电压定义的一个擦除状态和多个编程状态。存储单元阵列110被配置成具有单元串列结构。每个单元串列包括与串列选择线SSL连接的串列选择晶体管SST、分别与多条字线WLO WLm-I连接的多个存储单元MCO MCm-1、和与地选择线GSL连接的地选择晶体管GST。此处，串列选择晶体管SST连接在位线 与串列通道(被串列中的所有存储器晶体管串联共享的半导体通道)之间，并且地选择晶 体管GST连接在串列通道与公共源极线CSL之间。地址译码器120通过选择线SSL和GSL以及字线WLO WLm-I连接到存储单元阵 列110。在编程或读取操作中，地址译码器120接收地址ADDR并且根据所接收的地址ADDR 选择存储器块之一。而且，地址译码器120根据所接收的地址ADDR选择被选存储器块的字 线(页)。将被编程或读取的存储单元连接到被选字线。而且，地址译码器120向被选字线、未选字线以及选择线SSL和GSL施加用于每个 编程或读取操作的偏压(例如编程电压、通过(pass)电压、串列选择电压和地选择电压)。 此处，偏压是在控制逻辑单元150的控制下通过电压生成器140生成的。I/O电路130通过位线BLO BLn-I连接到存储单元阵列110。I/O电路130包括 多个页缓冲器PBO PBn-I。页缓冲器PBO PBn-I临时存储将要在与被选字线连接的存 储单元中编程的数据，或者临时存储从与被选字线连接的存储单元读取的数据。在编程操作中，位线编程电压(例如0V)被施加到与编程单元连接的位线，并且位 线编程禁止电压(例如电源电压)被提供给与禁止编程的单元连接的位线。位线编程禁止 电压也称作位线预充电电压。电压生成器140在控制逻辑单元150的控制下生成用于驱动非易失性存储器件 100的电压。电压生成器140包括高电压(HV)电平生成器142、低电压(LV)电平生成器 144、负电压(NV)电平生成器146和电压选择开关(S/W)单元148。高电压电平生成器142在控制逻辑单元150的控制下生成用于驱动非易失性存储 器件100的高电压电平。此处，高电压电平被用作编程电压和通过电压。低电压电平生成器144在控制逻辑单元150的控制下生成用于驱动非易失性存储 器件100的低电压电平。此处，低电压电平被用作读取电压和读取检验电压。负电压电平生成器146在控制逻辑单元150的控制下生成用于驱动非易失性存储 器件100的负电压电平。此处，负电压电平被用作字线电压VWL和阱电压VWLL。此处，字线 电压VWL将是编程电压、通过电压、读取电压、读取检验电压或擦除电压。负电压电平生成器146根据负字线电压VWL是否被施加到至少一条字线而使能 (enable)或禁能(disable)。因此，仅当负字线电压VWL被施加到至少一条字线时优选地 使能负电压电平生成器146 ；以及当负字线电压VWL未被施加到至少一条字线时禁能负电 压电平生成器146。然而，本发明不限于此。因此，不管负字线电压VWL是否被施加到字线， 都可以使能负电压电平生成器146。在控制逻辑单元150的控制下，电压选择开关单元148选择高电压电平生成器142 的高电压电平、低电压电平生成器144的低电压电平和负电压电平生成器146的负电压电 平作为字线电压VWL、作为高电源电压VPP以及作为驱动操作所必需的阱电压VWLL，并且将 被选电压提供给地址译码器120。电压选择开关单元148选择负电压电平作为阱电压VWLL (参考图3)，同时选择负 电压电平作为字线电压VWL。而且，电压选择开关单元148在选择负电压电平作为字线电压 VWL时选择改变的(减小的)电平作为高电源电压VPP。例如，如果(例如在...时)负电平被选择为字线电压VWL则被用作高电源电压VPP的改变的(减小的)电平VPPL低于当 非负电平被选择为字线电压VWL时被用作高电源电压VPP的额定高电源电压VPPH(见图5 或图8)。当负电压电平未作为被选字线Sel. WL的字线电压VWL被施加时，电压选择开关单 元148可以选择默认电压(例如地电压)作为阱电压VWLL。然而，在该示例性实施例中，当 (例如，如果，在...时)负电压电平被作为被选字线Sel. WL的字线电压VWL施加时，电压 选择开关单元148选择负电压电平作为阱电压VWLL。字线电压VWL的负电压电平可以等于 或高于阱电压VWLL的负电压电平。当负电压电平生成器146使能时，负电压电压被提供给电压选择开关单元148中 的晶体管的阱。因此，当负字线电压VWL被施加到至少一条字线(例如到被选字线Sel. WL) 时，负电压被提供给电压选择开关单元148中的晶体管的阱。控制逻辑单元150控制非易失性存储器件100的总体操作(例如，擦除、编程、读 取和检验_读取操作)。控制逻辑单元150可以根据从外部设备接收的控制信号CTRL来执 行每个擦除/编程/读取/检验_读取操作。控制逻辑单元150控制地址译码器120、I/O电路130和电压生成器140根据递增 步长脉冲编程(ISPP)方法来执行编程操作。在编程操作、读取操作、检验_读取操作或擦除操作中，控制逻辑单元150控制高 电压电平生成器142根据负电压是否被施加到至少一条字线来改变高电源电压VPP。而且，在编程操作、读取操作、检验_读取操作或擦除操作期间，控制逻辑单元150 控制负电压电平生成器146根据负电压是否被施加到至少一条字线来改变阱电压VWLL。换 句话说，控制逻辑单元150控制电压生成器140根据阱电压VWLL来改变高电源电压VPP。对于在多个检验_读取操作中设置不同的阱电压，控制逻辑电源150包括至少两 种模式。例如，第一种模式被设置成利用(负)第一电平生成阱电压直到完成至少一个检 验-读取操作并且随后利用(默认、零、地)第二阱电压生成阱电压。第二种模式被设置成 仅在至少一个检验-读取操作中利用(负)第一电平生成阱电压并且随后在其它期间中利 用第二电平生成(默认、零、地)阱电压。这两种模式设置可以通过用户或者通过控制逻辑 单元150来选择。非易失性存储器件100根据负电压是否被施加到至少一条字线来改变高电源电 压VPP或阱电压VWLL。当负电压被施加到至少一条字线(例如到被选字线Sel. WL)时，非易失性存储器 件100改变阱电压VWLL，从而防止在设备(例如晶体管)处形成DC路径。例如，地址译码 器块120中的典型驱动器晶体管传统上包括P型掺杂阱和与字线连接的N型掺杂区域。因 此，当负电压被施加到字线时(S卩，当负电压被施加到N型掺杂区域时)，负电压通过N型 掺杂区域被施加到PN结处的P型掺杂阱，从而防止在P型掺杂阱与N型掺杂区域之间形成 DC电流路径。而且，本发明的实施例可以防止由于阱电压VWLL与高电源电压VPP之间的电压差 造成的非易失性存储器件100中的器件(例如晶体管)的PN结击穿。例如，与最大高电源 电压VPP减去阱电压VWLL相等的电压被施加到施加有高电源电压VPP的晶体管的阱与掺 杂区域之间的PN结。非易失性存储器件100在控制逻辑单元150的控制下改变高电源电压VPP和阱电压VWLL，从而防止了被施加有高电源电压VPP的器件的阱与掺杂区域之间形 成的PN结的击穿。图2是图1的非易失性存储器件100的第一编程方法的阈值电压分布的曲线图。参考图2，每个存储单元具有四种状态E、P1、P2和P3，用于对两位信息进行编码， 并且阈值电压分布理想地使得非易失性存储器件100能够在每种状态之间可靠地区分。此处，四种状态是擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态 P3。第一检验电平VFl的检验-读取操作(下文中称作第一检验读取操作)被执行来确定 存储单元是否到达第一编程状态Pl。此处，第一检验电平VFl具有负电压。第二检验电平 VF2的检验-读取操作(下文中称作第二检验读取操作)被执行来确定存储单元是否到达 第二编程状态P2。第三检验电平VF3的检验-读取操作(下文中称作第三检验读取操作) 被执行来确定存储单元是否到达第三编程状态P3。图3是图示根据图2的四状态阈值电压分布的编程操作中第一阱电压/高电源电 压控制方法的时间电压曲线图。参考图3，非易失性存储器件100根据递增步长脉冲编程(ISPP)方法执行编程操 作。在该ISPP方法中，施加到被选字线Sel. WL的编程电压Vpgm随着循环计数的增加而增 加。当编程电压Vpgm被施加到被选字线Sel. WL时，阱电压VWLL是OV(默认电压、地 电压)，并且高电源电压VPP具有(最高)第一电平VPPH。之后，如果在第一检验读取操作 期间，阱电压VWLL具有负电平NWV，则高电源电压VPP具有(较低)第二电平VPPL。此处， 第二电平VPPL低于第一电平VPPH。之后，如果在第二检验读取操作期间，阱电压VWLL为 0V，则高电源电压VPP具有(最高)第一电平VPPH。之后，如果在第三检验读取操作期间， 阱电压VWLL为0V，则高电源电压VPP具有(最高)第一电平VPPH。如果在第一到第三检验读取操作中的至少一个中检测到失败，则在ISPP编程中 按照预定电平增加的编程电压Vpgm被施加到被选字线Sel. WL。当以第一编程状态Pl为目标的存储单元在第一检验读取操作期间被全部编程 时，在下一编程循环的检验读取操作期间中，阱电压为0V，并且高电源电压VPP具有(最 高)第一电平VPPH。因此，具有负电平NWV的阱电压VWLL和具有(较低)第二电平VPPL 的高电源电压VPP仅在第一检验读取期间被提供，直到其中第一检验读取操作通过的ISPP 循环。页缓冲器PBO PBn-l(参考图1)中的每一个存储在编程操作中存储与第一编程 状态Pl对应的位值(例如“ 10”)，以便确定以第一编程状态Pl为目标的存储单元是否被 全部编程。随后，在第一检验读取操作中，仅存储与第一编程状态Pi对应的位值的页缓冲 器输出通过位(数据“1”)或失败位(数据“0”)。其它页缓冲器不管编程成功与否，都在 第一检验读取操作中输出通过位(数据“1”)。第一检验读取操作的通过或失败根据从页 缓冲器PBO PBn-I中的每一个输出的失败位来确定。如果在任意ISPP编程循环中第一检验读取操作通过，则在下一编程循环中不执 行第一检验读取操作。由虚线表示的第一检验读取期间可被或不被包含在最后ISPP编程 循环中。以与第一检验读取操作相同的方式执行第二和第三检验读取操作。
如上所述，在第一检验读取期间以外的期间中，阱电压VWLL是0V。然而，在第一检 验读取期间以外的期间中，阱电压VWLL不一定为0V。在第一检验读取期间以外的期间中， 阱电压VWLL具有比负电平NWV更高的电平。根据本发明的示例性实施例的编程操作不限于上面的方法。在替换的示例性实施 例中，编程操作中的阈值电压的状态从擦除状态E递增地改变到第一编程状态P1，从第一 编程状态Pl递增地改变到第二编程状态P2，并且从第二编程状态P2递增地改变到第三编 程状态P3。图4是图1的非易失性存储器件100的第一编程方法的流程图。参考图1到图4，非易失性存储器件100的第一编程方法进行如下。在编程操作中，随机编程数据被加载到I/O电路130的每个页缓冲器 ΡΒ0-ΡΒη-1(参考图1) (SllO)。同时，电压生成器140 (参考图1)在控制逻辑单元150的 控制下生成用于编程操作的偏压(例如，编程电压Vgpm、通过电压Vpass、高电源电压VPP、 阱电压VWLL和检验读取电压)(参考图1)。具体地，阱电压VWLL具有默认电压电平(0v， 地)，并且要被提供给地址译码器120 (参考图1)的高电源电压VPP具有(较高)第一电平 VPPH0控制逻辑单元150执行ISPP编程循环(i)。控制逻辑单元150根据加载到相应 页缓冲器PBO-PBn-I的数据在位线BLO BLn-I上施加电压。之后，通过电压被施加到未 选字线，并且编程电压Vpgm被施加到被选字线Sel. WL (S 120)。编程电压Vgpm的电平随着 ISPP循环计数(i)中的每次增加而增加预定电压增量。在编程电压Vpgm的施加之前的预定时间，通过电压Vpass可被施加到被选字线。 之后，执行编程恢复操作。在编程恢复操作中，施加到串列选择线SSL和字线WLO WLm-I 的偏压放电，并且施加到位线BLO BLn-I的电压放电。之后，控制逻辑单元150控制电压生成器140 (参考图1)生成被调节为地址译码 器120的晶体管的阱电压VWLL的高电源电压VPP。例如，当阱电压VWLL具有负电平NWV时， 控制逻辑单元150控制高电压电平生成器142和电压选择开关单元148选择(较低)第二 电平VPPL作为高电源电压VPP。高电源电压VPP的控制可以与编程恢复操作的完成或者与 检验读取操作的开始同步地执行。控制逻辑单元150通过施加第一检验电平VFl电压来执行第一检验读取操作，以 便确定以第一编程状态Pl为目标的存储单元是否被成功编程，随后通过施加第二检验电 平VF2电压来执行第二检验读取操作，以便确定以第二编程状态P2为目标的存储单元是否 被成功编程，并且接着通过施加第三检验电平VF3电压来执行第三检验读取操作，以便确 定以第三编程状态P3为目标的存储单元是否被成功编程(S130)。第一检验电平VFl电压在第一检验读取操作中具有负值。这时，具有负电压NWV 的阱电压VWLL被提供给地址译码器120的晶体管的一个或多个阱(下文中“阱”)，并且具 有较低电平VPPL的高电源电压VPP被提供给地址译码器120内的块字线BWL。在第一检验读取操作通过之后，具有OV(默认、地)电平的阱电压VWLL被提供给 地址译码器120的晶体管的阱，并且具有第一电平VPPH的高电源电压VPP被提供给地址译 码器120内的块字线BWL。在第一检验读取操作完成之后执行第二检验读取操作。在第二检验读取操作中，具有OV(默认、地)电平的阱电压VWLL被提供给地址译码器120的晶体管的阱，并且具有 (较高)第一电平VPPH的高电源电压VPP被提供给地址译码器120内的块字线BWL。在第二检验读取操作完成之后执行第三检验读取操作。控制逻辑单元150确定第一到第三检验读取操作是否全部编程通过(S140)。如果 第一到第三检验读取操作中的一些在当前ISPP编程循环中通过，则控制逻辑单元150从下 一 ISPP编程循环中排除已通过的检验读取操作。如果第一到第三检验读取操作全部是编程通过，则ISPP编程循环结束。另一方 面，如果第一到第三检验读取操作中的至少一个是编程失败，则控制逻辑单元150确定 ISPP循环计数(i)是否为最大值(S150)。如果ISPP循环计数(i)为最大值，则编程操作 失败。另一方面，如果ISPP循环计数(i)不为最大值，则ISPP循环计数(i)增加1，并且执 行下一 ISPP编程循环(S160)。图5是图示根据图2的四状态阈值电压分布的编程操作中第二阱电压/高电源电 压控制方法的时间电压曲线图。参考图5，非易失性存储器件100根据ISPP方法执行编程操作。直到第一检验电平VFl的第一检验读取操作通过，阱电压VWLL在每个ISPP循环 中的第一检验读取期间具有负电平NWV，并且高电源电压VPP被持续地维持在(较低)第二 电平VPPL。在第一检验读取操作通过之后，阱电压VWLL具有OV(默认)电平，并且高电源电 压VPP具有(较高)第一电平VPPH。此处，第一电平VPPH高于第二电平VPPL。如上所述，在任意ISPP循环中第一检验读取操作通过之后，阱电压VWLL为0V。然 而，在第一检验读取操作通过之后，阱电压VWLL不必为0V。在任意ISPP循环中第一检验读 取操作通过之后，阱电压VWLL可以具有比负电平NWV更高的电平。图6是图1的非易失性存储器件100的第二编程方法的流程图。参考图1、2、5和6，非易失性存储器件的编程方法进行如下。在编程操作中，编程数据被加载到I/O电路130的每个页缓冲器PBO-PBn-I (参考 图1)。设置为负电压NWV的阱电压VWLL被施加到地址译码器120 (参考图1)中的晶体管 的阱，并且高电源电压VPP被设置为(较低)第二电平VPPL(S210)。控制逻辑单元150执行ISPP编程循环(i)。控制逻辑单元150根据加载到页缓冲 器PBO PBn-I的数据设置位线BLO BLn-I。之后，通过电压被施加到未选字线，并且编 程电压Vpgm被施加到被选字线Sel. WL(S220)。此处，编程电压Vgpm的电平随着ISPP循环 计数(i)中的每次增加而增加预定步长值。在编程电压Vpgm的施加之前的预定时间，通过电压Vpass可被施加到被选字线。 之后，执行编程恢复操作。在编程恢复操作中，施加到串列选择线SSL和字线WLO WLm-I 的偏压放电，并且施加到位线BLO BLn-I的电压放电。之后，控制逻辑单元150确定在先前的ISPP编程循环中是否完成第一检验读取操 作(S230)。如果在先前的编程循环中未完成第一检验读取操作，则控制逻辑单元150通过施 加第一检验电平VFl电压来执行第一检验读取操作，以便确定以第一编程状态Pl为目标的 存储单元是否被成功编程(S240)。
另一方面，如果在先前的编程循环中完成第一检验读取操作，则在控制逻辑单元 150的控制下，要被提供给地址译码器120的阱电压VWLL被设置为0V，并且高电源电压VPP 被设置为第一电平VPPH。之后，控制逻辑单元150通过施加第二检验电平VF2电压来执行第二检验读取操 作，以便确定以第二编程状态P2为目标的存储单元是否被成功编程(S250)，并且接着通过 施加第三检验电平VF3电压来执行第三检验读取操作，以便确定以第三编程状态P3为目标 的存储单元是否被成功编程(S260)。控制逻辑单元150确定第一到第三检验读取操作是否全部编程通过(S270)。如果 第一到第三检验读取操作中的一些在当前ISPP编程循环中通过，则控制逻辑单元150从下 一编程循环中排除已通过的检验操作。已通过的检验操作期间可以或者可以不包含在编程 循环中。例如，在第一检验读取操作通过之后，由虚线表示的第一检验读取期间可以或可以 不包含在如图5所示的编程循环中。如果第一到第三检验读取操作全部是编程通过，则ISPP编程循环结束。另一方 面，如果第一到第三检验读取操作中的至少一个是编程失败，则控制逻辑单元150确定 ISPP循环计数(i)是否为最大值(S280)。如果循环计数(i)为最大值，则编程操作失败。 另一方面，如果循环计数(i)不为最大值，则循环计数(i)增加1 (S290)，并且执行下一编程 循环(S220)。本发明的实施例也可应用于擦除的存储单元。图7是图1的非易失性存储器件100的第二编程方法的阈值电压分布的曲线图。参考图7，当编程操作进行到第一到第三编程状态Pl、P2和P3，通过施加擦除检验 电压VFO对擦除状态E执行检验读取操作。此处，擦除检验电压电平VFO具有负值。接着，通过施加第一检验电压VFl来执行检验读取操作，以便确定存储单元是否 到达第一编程状态P1。接着，通过施加第二检验电压VF2来执行检验读取操作，以便确定存 储单元是否到达第二编程状态P2。并且通过施加第三检验电压VF3来执行检验读取操作， 以便确定以存储单元是否到达第三编程状态P3。图8是图示根据图7的阈值电压分布的编程操作中第二阱电压/高电源电压控制 方法的时间电压曲线图。参考图8，非易失性存储器件100根据ISPP方法执行编程操作。当编程电压Vpgm是施加到被选字线Sel. WL时，阱电压为0V，并且高电源电压VPP 具有(较高)第一电平VPPH。之后，在施加负第一擦除检验电压VFO的同时的检验读取期 间，阱电压VWLL具有负电平NWV，并且高电源电压VPP具有(较低)第二电平VPPL。第二 电平VPPL低于第一电平VPPH。之后，在施加第一检验电平VFl的同时的第一状态Pl检验 读取操作期间、第二检验电平VF2的第二状态P2检验读取操作期间以及第三检验电平VF3 的第三状态P3检验读取操作期间，阱电压VWLL是0V，并且高电源电压VPP具有(较高)第 一电平VPPH。当在三个检验电平VFl、VF2和VF3的检验读取操作中的至少一个中检测到失败 时，编程电压Vpgm增加预定步长电平并且被重新施加到被选字线Sel. WL。另一方面，当三 个检验电平VF1、VF2和VF3的检验读取操作中的任一个中未检测到失败时，ISPP编程操作结束。
如上所述，在第一擦除检验读取期间以外的期间中，阱电压VWLL为0V。然而，在第 一擦除检验读取期间以外的期间中，阱电压VWLL不必为0V。在第一擦除检验读取期间以外 的期间中，阱电压VWLL具有高于负电平NWV的电平。在图2和图7的每个阈值电压分布中存在具有负值的一个检验电平。然而，本发明 不限于此。本发明也可应用于一种执行包括多个负检验电压电平的编程检验操作的方法。图9是图1的非易失性存储器件100的第三编程方法的阈值电压分布的曲线图。参考图9，在阈值分布曲线图的负电压区域中存在擦除状态E、第一编程状态Pl和 一部分第二编程状态P2。在这种情况下，第一检验电平VFl和第二检验电平VF2两者是负 电压。图10是图示根据图9的四状态阈值电压分布的编程操作中第一示例性阱电压/ 高电源电压控制方法的时间电压曲线图。参考图10，直到第一检验读取VFl操作通过，在每个第一检验读取VFl操作期间， 在每个第一检验读取VFl期间内阱电压VWLL具有第一负电平NWVl，高电源电压VPP具有 (最低)电平VPPLl。在第一和第二检验读取操作通过之后，阱电压VWLL具有电平0V，高电 源电压VPP具有电平VPPH。直到第二检验读取操作通过，在每个第二检验读取VF2操作期间，在每个第二检 验读取期间内阱电压VWLL具有第二负电平NWV2，高电源电压VPP具有(较低)电平VPPL2。 此处，第二负电平NWV2高于(不更负)第一负电平NWV1，并且电平VPPL2高于电平VPPLl。 在第二检验读取操作通过之后，阱电压VWLL具有电平0V，高电源电压VPP具有额定电平 VPPH0通过的检验操作期间可以或者可以不包含在下一 ISPP编程循环中。例如，如图10 所示，由虚线表示的第一检验读取期间可以或者可以不包含在第一操作通过之后的编程循 环中。而且，由虚线表示的第一和第二检验读取期间可以或者可以不包含在第一和第二检 验读取操作通过之后的编程循环中。如上所述，在第一和第二检验读取期间以外的期间中，阱电压VWLL是0V。然而，在 第一和第二检验读取期间以外的期间中，阱电压VWLL不必是0V。在第一和第二检验读取期 间以外的期间中，阱电压VWLL可以具有比第二负电平NWV2更高(不更负)的电平。图11是图示根据图9的四状态阈值电压分布的编程操作中第二示例性阱电压/ 高电源电压控制方法的时间电压曲线图。参考图11，直到第一检验读取VFl操作通过，高电源电压VPP具有第一电平VPPl。 此处，在第一检验读取期间VFl内，阱电压VWLL具有第一负电平NWVl，并且在第二检验读取 期间VF2内，阱电压VWLL具有第二负电平NWV2。然后，在第一检验读取操作通过之后，高电 源电压VPP具有(最低)第二电平VPP2，直到第二检验读取VF2操作通过。此处，在第二检 验读取期间VF2内，阱电压VWLL具有第二负电平NWV2。在第二检验读取操作通过之后(直到第三检验读取VH3操作通过)，高电源电压 VPP具有第三电平VPP3 (例如VPPH)。通过的检验操作期间可以或者可以不包含在下一 ISPP编程循环中。例如，如图11 所示，由虚线表示的第一检验读取期间可以或可以不包含在第一操作通过之后的ISPP编 程循环中。而且，由虚线表示的第一和第二检验读取期间可以或可以不包含在第一和第二
15检验读取操作通过之后的编程循环中。如上所述，在第一或第二检验读取期间以外的期间内，阱电压VWLL是0V。然而，在 第一或第二检验读取期间以外的期间内，阱电压VWLL不必是0V，并且在第二检验读取期间 以外的期间内，阱电压VWLL不必是0V。在第一或第二检验读取期间以外的期间内，阱电压 VWLL可以具有高于第二负电平NWV2的电平。图12是图示根据图9的阈值电压分布的编程操作中第三示例性阱电压/高电源 电压控制方法的时间电压曲线图。参考图12，直到第一检验读取VFl操作通过，高电源电压VPP具有(最低)第一电 平VPP1，并且阱电压VWLL具有(最低)第一负电平NWVl。在第一检验读取操作通过之后， 高电源电压VPP具有第二电平VPP2，并且阱电压VWLL具有第二负电平NWV2，直到第二检验 读取操作通过。在第二检验读取操作通过之后，高电源电压VPP具有第三电平VPP3(例如VPPH) (例如，直到第三检验读取操作通过)。通过的检验操作期间可以或者可以不包含在下一 ISPP编程循环中。例如，如图12 所示，由虚线表示的第一检验读取期间可以或可以不包含在第一和第二检验读取操作过去 之后的ISPP编程循环中。而且，由虚线表示的第一和第二检验读取期间可以或可以不包含 在第一和第二检验读取操作通过之后的编程循环中。如上所述，在第一和第二检验读取操作通过之后，阱电压VWLL是0V。然而，在第一 和第二检验读取操作通过之后，阱电压VWLL不必是0V。在第一和第二检验读取操作通过之 后，阱电压VWLL可以具有高于第二负电平NWV2的电平。根据各个示例性实施例的非易失性存储器件100可应用于涉及将负电压施加到 字线的任何操作(例如编程操作、读取操作、擦除操作和检验读取操作)。例如，本发明的实 施例也可应用于LSB (最低有效位)编程操作或MSB (最高有效位)编程操作。图13是图1的非易失性存储器件100的读取操作的四状态阈值电压分布的曲线 图。参考图13，第一读取电平VRl具有负值。非易失性存储器件100在第一读取期间 改变阱电压VWLL和高电源电压VPP，同时被选字线Sel. WL处于负电压电平VRl。本发明的实施例也可应用于3位MLC非易失性存储器件。图14是根据本发明示例性实施例的3位MLC非易失性存储器件的编程方法的阈 值电压分布的曲线图。参考图14，在对第一到第三编程状态PI、P2和P3的读取操作或者检验读取操作 中，负电压被施加到字线。此处，非易失性存储器件100根据负电压是否被施加到被选字线 Sel. WL来改变阱电压VWLL和高电源电压VPP。本发明的实施例也可应用于4位(十六状态)MLC非易失性存储器件。图15是根据本发明示例性实施例的4位(十六状态)MLC非易失性存储器件的编 程方法的阈值电压分布的曲线图。参考图15，在对第一到第七编程状态Pl P7的读取操作或者检验读取操作中，负 电压被施加到被选字线Sel. WL。此处，非易失性存储器件100根据阱电压VWLL改变高电源 电压VPP。
16
图16是图1的非易失性存储器件100中的地址译码器120的电路图。参考图16，地址译码器120包括上拉电路122、下拉电路124和存储器块选择电路 126。然而，体现本发明的地址译码器不限于该电路结构。上拉电路122连接在高电源电压VPP与块字线BWL之间。上拉电路122响应于存 储器块使能信号EN将高电源电压VPP提供给字线BWL。此处，存储器块使能信号EN是通过 组合放电信号和根据地址ADDR确定的块选择信号而生成的。上拉电路122包括耗尽型晶体管NHDl、(高压)PMOS晶体管HVP和反相器INVl。 耗尽型晶体管NHDl具有与高电源电压VPP连接的漏极和与块字线BWL连接的栅极。耗尽型 晶体管NHDl和PMOS晶体管HVP串联在高电源电压VPP与字线BWL之间。因此，例如，PMOS 晶体管HVP具有与耗尽型晶体管NHDl的源极连接的源极、与块字线BWL连接的漏极和输入 了通过反向块使能信号EN而获得的信号的栅极。此处，块使能信号EN的反向是通过反相 器INVl执行的。PMOS晶体管可以是高电压晶体管。上拉电路122响应于高电平块使能信号EN将高电源电压VPP可切换地传送到块 字线BWL。将高电源电压VPP提供给块字线VWL执行如下。当高电平块使能信号EN为有效高时，反相器INVl输出有效低信号。PMOS晶体管 HVP响应于从反相器INVl输出的低信号而导通。此处，假设，块字线BWL的初始电平为0V。 因此，耗尽型晶体管NHDl响应于栅极电压OV将耗尽型晶体管NHDl的阈值电压(例如大约 2V)提供给块字线BWL。结果，块字线BWL的电压增加，并且块字线BWL的增加的电压被反 馈回耗尽型晶体管NHDl的栅极。耗尽型晶体管NHDl响应于反馈电压而增加块字线BWL的 电压。耗尽型晶体管NHDl防止块字线BWL的电压突然增加。通过重复上面的反馈操作，块 字线BWL的电压增加到高电源电压VPP。另一方面，当接收低块使能信号EN时，反相器INVl输出高信号。PMOS晶体管HVP 响应于从反相器INVl输出的高信号而截止。下拉电路124在块字线BWL与阱电压VWLL之间可切换地连接。在高电源电压VPP 被施加到块字线BWL时，响应于有效块使能信号EN，下拉电路124从地址译码器120的阱中 电断开块字线BWL。相反地，响应于无效块使能信号EN，下拉电路124将地址译码器120的 阱电连接到块字线BWL。因此，下拉电路124响应于无效块使能信号EN将阱电压VWLL提供 给块字线BWL。下拉电路124包括耗尽型晶体管NHDO、PMOS晶体管PMl和PM2、NMOS晶体管 匪1-NM4以及反相器INV2。耗尽型晶体管NHDO连接在块字线BWL与节点DN之间。耗尽型 晶体管NHDO和NMOS晶体管NM4 —起串联在块字线BWL与阱电压VWLL之间。耗尽型晶体管NHDO防止块字线BWL上的高电源电压VPP在放电操作中被突然地 放电。耗尽型晶体管NHDO响应于有效高块使能信号EN从块字线BWL中电断开阱电压VWLL。 反相器INVl响应于高块使能信号EN而输出低信号。PMOS晶体管PMl响应于低反向块使能 信号EN信号而导通。当PMOS晶体管PMl导通时，电源电压VDD被输入到NMOS晶体管匪3 的栅极。因此，NMOS晶体管匪3导通。因此，电源电压VDD被提供给节点DN。此处，当节点 DN的电压进一步增加到耗尽型晶体管NHDO的阈值电压时，耗尽型晶体管NHDO截止。因此， 响应于有效高块使能信号EN，作为块字线BWL与阱电压VWLL之间的开关，下拉电路电断开。NMOS晶体管匪1-NM2、耗尽型晶体管NHDO以及块选择电路126的块选择晶体管
17BSl-BSm+2共享一个阱，或者可以具有多个物理上分离地电连接的阱。此处，阱电压VWLL被 提供给共享的阱或者所有分离的阱。贯穿本申请并且在权利要求书中，单数的术语“阱”包 括与相同阱电压VWLL连接的多个“阱”，除非上下文中另外指示。下拉电路124响应于低块使能信号EN将阱电压VWLL施加到块字线BWL。将阱电 压VWLL提供给块字线BWL执行如下。当接收无效低块使能信号EN时，反相器INVl输出高信号。反相器INV2从反相器 INVl接收高信号，以便输出低信号。PMOS晶体管PM2响应于从反相器INV2输出的低信号 而导通，并且电源电压VDD由导通的PMOS晶体管PM2提供给NMOS通过NM4的栅极。因此， NMOS晶体管NM4导通，并且由此阱电压VWLL被施加到节点DN。当块字线BWL的电压为OV时，节点DN上的阱电压VWLL通过耗尽型晶体管NHDO 被施加到块字线BWL。这时，块字线BWL的电压是阱电压VWLL。阱电压VWLL可以低于0V。 另一方面，当块字线BWL的电压是高电压电压VPP时，耗尽型晶体管NHDO对块字线BWL的 高电压电压VPP放电。结果，块字线BWL的电压变为阱电压VWLL。响应于提供给块字线BWL的高电源电压VPP，块选择电路126将选择线GS、 SO-Sm-I和SS分别连接到地选择线GSL、字线WLO-WLm-I和被选存储器块的串列选择线 SSL。尽管图16中未示出，但是多个存储器块共享选择线GS、SO Sm-I和SS，并且地 址译码器120多路复用多个存储器块的这些选择线。在编程/读取/擦除操作中，通过字 线电压生成器142(参考图1)生成的字线电压(例如编程电压、通过电压、读取电压和检验 读取电压)被选择性地发送到选择线GS、SO-Sm-I和SS。块选择电路126包括多个块选择晶体管BSl-BSm+2。块选择晶体管BSl_BSm+2的 所有栅极连接到块字线BWL。而且，每个块选择电路126的块选择晶体管BSl-BSm+2可以共 享一个阱。每个块选择电路126的块选择晶体管BSl-BSm+2可以与NMOS晶体管匪1-NM2、 耗尽型晶体管NHDO和块选择晶体管BSl-BSm+2共享一个阱。在该示例性实施例中，阱电压 VWLL被提供给如图16所示的共享阱。根据本发明的任何实施例制造的非易失性存储器件100可以防止耗尽型晶体管 NHDO的PN结击穿。与高电压电压VPP减去阱电压VWLL相等的电压被施加到块字线BWL 与耗尽型晶体管NHDO的阱之间的耗尽型晶体管NHDO的PN结。同时，与高电压电压VPP 减去阱电压VWLL相等的同一电压差也可被施加在使能的块选择电路126的块选择晶体管 BSl-BSm+2的PN结两端。因此，在控制逻辑单元150 (参考图1)的控制下，高电源电压VPP 和阱电压VWLL被调节使得它们的差不超过PN结击穿电压(例如30V)，从而防止块字线BWL 与耗尽型晶体管NHD的阱之间形成的PN结击穿。如上所述，非易失性存储器件100根据负电压是否被施加到被选字线Sel. WL来调 节高电源电压VPP和阱电压VWLL，从而防止地址译码器120中包括的至少一个晶体管的PN 结击穿。结果，提高了非易失性存储器件100的可靠性。图17是图示图1的非易失性存储器件100的编程操作中的电压控制方法的时间 电压曲线图。参考图1、图16和图17，编程操作中的电压控制方法执行如下。 首先，在由输入地址ADDR选择的存储器块的情况下，被施加的使能信号EN具有高电平。在第一 ISPP编程循环(0)的编程执行期间中，控制逻辑单元150控制负电压(NV) 生成器146 (参考图1)来生成具有OV电平的阱电压VWLL，并且控制高电压生成器144来生 成具有(最高)第一电平VPPH的高电源电压VPP。此处，地址译码器120 (参考图1)响应 于有效高使能信号EN，将具有第一电平VPPH的高电压提供给被选的块字线BWL。之后，在第一 ISPP编程循环(0)的检验读取期间中，控制逻辑单元150控制负电 压(NV)生成器146来生成具有负电平NWV的阱电压VWLL，并且控制高电压生成器144来 生成具有(较低)第二电平VPPL的高电源电压VPP。此处，第二电平VPPL低于第一电平 VPPH0而且，第二电平VPPL与负电平NWV之间的差不大于耗尽型NHDO (参考图16)的结击 穿电压(例如30V)。在这点上，地址译码器120响应于有效高使能信号EN，将具有较低第二电平VPPL 的高电压提供给被选的块字线Sel. BWL。同时，在未被输入地址ADDR选择存储器块的情况下，接收到的使能信号EN具有无 效的低电平。在第一编程循环(0)的编程执行期间中，响应于无效/低使能信号EN，具有 OV电平的阱电压VWLL被提供给未被选的字线Unsel. BWLs。之后，在第一编程循环(0)的 检验读取期间中，响应于无效/低使能信号EN，具有负电平NWV的阱电压VWLL被提供给未 被选的字线Unsel. BWL。第一 ISPP编程循环(0)中的上述操作被类似地应用于下一 ISPP编程循环(1， 2，· · ·)。如上所述，当在检验读取期间施加具有负电平的阱电压时，非易失性存储器件100 减小高电源电压VPP的电平。在图1的非易失性存储器件100中，电压选择开关单元148被提供在地址译码器 120的外部。然而，本发明不限于此。电压选择开关单元可被提供在地址译码器220内，如 图18所示。图18是根据本发明的第二示例性实施例的非易失性存储器件200的方块图，其中 电压选择开关148被包含在地址译码器220内而不是电压生成器140内。除此之外，图18 的非易失性存储器件200与图1的非易失性存储器件100相似或相同，因此省略多余的描 述图19是根据本发明的第三示例性实施例的非易失性存储器件300的方块图。参考图19，非易失性存储器件300包括存储单元阵列110、地址译码器120、1/0电 路130、电压生成器340和控制逻辑单元350。图19的存储单元阵列110、地址译码器120和I/O电路130被配置成与图1的存 储单元阵列110、地址译码器120和I/O电路130相同。电压生成器340包括高电压生成器342、低电压生成器344和负电压生成器346。 高电压生成器342在控制逻辑单元350的控制下生成编程/读取/擦除操作所必需的高电 源电压VPP和高电压。低电压生成器344在控制逻辑单元350的控制下生成编程/读取/ 擦除操作所必需的低电压。负电压生成器346在控制逻辑单元350的控制下生成编程/读 取/擦除操作所必需的负电压。此处，负电压可被施加为被施加到被选字线Sel. WL的负字 线电压和被施加到地址译码器120的阱的阱电压。本发明的高电源电压VPP根据负电压是否被施加到被选字线Sel. WL而通过高电压生成器342改变。而且，高电源电压VPP根据负电压是否被施加到地址译码器320的阱 而通过高电压生成器342改变。图20是根据本发明的示例性实施例的存储系统的方块图。参考图20，存储系统10包括非易失性存储器12和存储器控制器14。非易失性存储器件12可被配置为图1的非易失性存储器件100、图18的非易失 性存储器件200或者图19的非易失性存储器件300。在非易失性存储器件12中，阱电压 VffLL和高电源电压VPP根据负电压是否被施加到被选字线Sel. WL而改变。存储器控制器44按外部设备(例如未示出的主机)的请求控制非易失性存储器 件12。例如，存储器控制器14被配置来控制非易失性存储器件12的每个编程、读取和擦除 操作。存储器控制器14提供非易失性存储器件12与主机之间的接口。存储器控制器14 包括中央处理单元(CPU)14_1、缓冲器14_2、纠错电路(ECC) 14_3、只读存储器(ROM) 14_4、 主机接口 14_5，和存储器接口 14_6。CPU 14_1控制存储器控制器14的总体操作。中央处理器(14_1)被配置来执行 用于控制非易失性存储器件12的固件代码。ROM 14_4存储包括用于操作存储器控制器14 的可执行固件代码的数据。缓冲器142被用作CPU 14_1的工作存储器。按主机的写入请求，将从主机接收的 数据临时存储在缓冲器14_2中。而且，按主机的读取请求，将从非易失性存储器件12读取 的数据临时存储在缓冲器14_2中。按主机的写入请求，纠错电路(ECC) 14_3使用纠错码来解码缓冲器14_2中存储的 数据。此处，解码的数据和纠错码值被存储在非易失性存储器件12中。按主机的读取请 求，ECC 14_3使用纠错码值来恢复从非易失性存储器件12读取的数据。此处，纠错码值被 包含在存储器件12的输入/输出(I/O)电路130中缓冲的数据中。主机接口 14_5包括用于主机与存储器控制器14之间的数据交换的协议。例如， 存储器控制器14可被配置成通过如下各种标准化接口协议之一与外部设备(主机)通信 通用串行总线(USB)、多媒体卡(MMC)、外围设备互连(PCI)、高速PCI (PCI-E)、高级技术附 件(ΑΤΑ、并行ΑΤΑ、pATA)、串行ATA(SATA)、外部SATA(eSATA)、小型计算机系统接口(SCSI)、 增强小型磁盘接口(ESDI)和集成驱动器电子电路(IDE)存储器接口 14_6被配置成非易失性存储器件12与存储器控制器14之间的接口。图21是具有根据本发明的示例性实施例制造或操作的非易失性存储器件的存储 卡20的方块图。参考图21，存储卡20包括NAND闪速存储器件12和控制该NAND闪速存储器件12 的存储器控制器14。NAND闪速存储器件12可被配置为图1的非易失性存储器件100、图18的非易失 性存储器件200或者图19的非易失性存储器件300。NAND闪速存储器件12根据负电压是 否被施加到被选字线Sel. WL来改变阱电压VWLL和高电源电压VPP。存储器控制器14连接在主机与NAND闪速存储器件12之间。存储器控制器14被 配置成响应于主机的请求来访问NAND闪速存储器件12。存储器控制器包括随机存取存储器(RAM)、处理单元、主机接口和NAND闪速接口。
20存储器控制器的处理单元被配置成执行用于控制NAND闪速存储器件的固件代码。主机接 口被配置成通过用于主机与存储器控制器之间的数据交换的标准卡(例如MMC)协议来与 主机连接。存储卡20可被实现为多媒体卡(MMC)、安全数字(SD)、迷你SD卡、微SD卡、存储 棒、智能媒体卡(SmartMedia)和致密闪速(TransFlash)卡。图22是图示包括根据本发明的实施例制造或操作的非易失性存储器件的 moviNAND器件的方块图。参考图22，moviNAND 30包括NAND闪速存储器件32和闪速存储器控制器34。NAND闪速存储器件32可以使用在一个封装(例如细微间隙球栅阵列(FBGA))中 堆叠的不同半导体芯片上形成的单独制造的NAND闪速存储器的堆叠来实现。在NAND闪速 存储器件32内堆叠的每个单位NAND闪速存储器可被配置为图1的非易失性存储器件100、 图18的非易失性存储器件200或者图19的非易失性存储期间300。NAND闪速存储器件32 根据负电压是否被施加到被选字线Sel. WL来改变阱电压VWLL和高电源电压VPP。NAND闪速存储器件32中的每个单位NAND闪速存储器可以包括多级单元或单级存 储单元。控制器34包括控制器核心处理器34_2、主机接口 34_4和NAND接口 34_6。NAND 接口 34_6被配置成在NAND闪速存储器件32和控制器34之间的接口。主机接口 34_4被 配置成在控制器34和主机之间的接口。moviNAND器件30从主机接收电源电压Vcc和Vccq。电源电压Vcc (大约3V)被 提供给NAND闪速存储器件32和NAND接口 34_6，同时电源电压Vccq (大约1. 8V/3V)被提 供给控制器34。图23是根据本发明的示例性实施例的固态驱动器(SSD)的方块图。参考图23，SSD 40包括多个(42)闪速存储器件12和SSD控制器44。每个闪速存储器件12可以使用图1的非易失性存储器件100、图18的非易失性存 储器件200或者图19的非易失性存储期间300来配置。每个闪速存储器件12根据负电压 是否被施加到被选字线Sel. WL来改变阱电压VWLL和高电源电压VPP。SSD控制器44包括中央处理器(CPU 44_2)、接口 44_4、高速缓冲存储器44_6和闪 速接口 44_8。在CPU 44_2的控制下，接口 44_4通过标准协议(例如ΑΤΑ)与主机交换数据。 接口 44_4可以是串行高级技术附件(SATA)接口、并行高级技术附件(PATA)接口和外部 SATA (eSATA)接口 之一。在CPU 44_2的控制下，将通过接口 44_4从主机接收的/发送到主机的数据可以 不通过CPU而通过高速缓冲存储器44_6来传送。高速缓冲存储器44_6临时存储在主机与闪速存储器件12之间交换的数据。高速 缓冲存储器44_6也被用来存储将被CPU 44_2执行的可执行代码。高速缓冲存储器44_6 可被认为是缓冲存储器，并且可以使用SRAM来配置。闪速接口 44_8被配置成连接SSD控制器44和被用作数据存储器件的闪速存储器 件12。闪速接口 44_8可被配置成支持NAND闪速存储器、One-NAND闪速存储器、多级闪速 存储器或单级闪速存储器，其中高电源电压VPP根据负电压是否被施加到被选字线Sel. WL而改变。图24是根据本发明的示例性实施例的计算系统的方块图。参考图24，计算系统50包括中央处理单元(CPU) 51、ROM 52、RAM53、输入/输出 (I/O)设备54和固态驱动器(SSD) 55。CPU 5UR0M 52和RAM 53连接到系统总线。ROM 52存储用于操作计算系统50的 数据和可执行代码。此处，可执行代码可以包括开始命令序列或基本I/O系统(BIOS)序列。 RAM 53临时存储由CPU 51的操作生成的可执行代码和任意数据。I/O设备54通过I/O设备接口连接到系统总线。I/O设备54的示例包括键盘、指 针设备(鼠标)、监控器和调制解调器。固态驱动器SSD 40是可读的存储设备，并且可被配置成与图23的SSD40相同。图25是使用图23的SSD 40的服务器系统60的方块图。参考图25，服务器系统60包括服务器62和存储数据的SSD 40。SSD 40可被配置 成与图23的SSD 40相同。服务器62包括应用通信模块62_1、数据处理模块62_2、升级模块62_3、调度中心 62_4，本地资源模块62_5和维修信息模块62_6。应用通信模块62_1被配置成与通过网络连接到服务器62的计算系统通信，或者 提供服务器62与SSD 40之间的通信。应用通信模块62_1将通过用户接口提供的信息或 数据发送到数据处理模块62_2。数据处理模块62_2链接到本地资源模块62_5。此处，本地资源模块62_5基于输 入到服务器62的信息或数据将维修店/经销商/技术信息的列表提供给用户。升级模块62_3与数据处理模块62_2连接。基于从SSD 40接收的信息或数据，升 级模块62_3对电子设备的固件、重置码、诊断系统或其它信息进行升级。调度中心62_4基于输入到服务器62的信息或数据允许对用户的实施选项。维修信息模块62_6与数据处理模块62_2连接。维修信息模块62_6被用来向用 户提供维修相关的信息(例如音频、视频或文本文件)。数据处理模块62_2基于从SSD 40 接收的信息对相关信息打包。打包的信息被发送到SSD 40或者被显示给用户。图26是根据本发明的示例性实施例的电子设备的方块图。参考图26，电子设备70包括处理器71、R0M 72,RAM 73、闪速接口(I/F)74和SSD 40。ROM 72存储可执行的代码、数据、各种命令序列，诸如开始命令序列或者基本I/O 系统(BIOS)序列。处理器71访问RAM 73以便执行固件代码或者其它可执行代码。而且， 处理器71访问ROM 72以便执行各种命令序列，例如开始命令序列和基本1/0系统(BIOS) 序列。闪速接口(I/F) 74被配置成连接电子设备70和SSD 40。SSD 40可从电子设备70中拆卸。SSD 40可被配置成与图23的SSD 40相同。电子设备70的示例包括便携式电话、个人数字助理(PDA)、数码相机、可携式摄像 机、便携式音频播放器(例如MP3)和便携式媒体播放器(PMP)。根据本发明实施例制造或操作的存储器系统或存储器件可被安装在各种类型的 封装中。根据本发明实施例的存储器系统或存储器件的封装的示例可以包括层叠封装 (PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、晶片中华夫封装(Diein Waffle Pack)、晶圆中管芯形式(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料四方扁平封装(MQFP)J^S 四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封 装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制作封装(WFP)、晶圆级堆叠封装 (WSP)。如上所述，可以提高根据本发明的示例性实施例制造或操作的非易失性存储器件 的可靠性。上面公开的主题将被认为是说明性的而不是限制性的，并且所附权利要求意图涵 盖落入本发明的真实精神和范畴之内的所有所述修故、改变、改进和其它实施例。因此，为 了达到法律允许的最大程度，本发明的范畴将由所附权利要求及其等价物的最广泛可允许 解释来确定，并且不应当局限于或受限于前面的详细描述。
权利要求
1.一种非易失性存储器件，包括电源电压生成器，用于生成电源电压；和地址译码器，包括接收所述电源电压的第一晶体管，用于将接收到的字线电压传递到 被选存储器块的多条字线，其中所述电源电压根据负字线电压是否被传递到至少一条字线 而改变。
2.如权利要求1所述的非易失性存储器件，还包括阱电压生成器，用于生成要被施加 到所述第一晶体管的阱的阱电压，其中所述阱电压根据负字线电压是否被传递到被选存储 器块的至少一条字线而改变。
3.如权利要求2所述的非易失性存储器件，其中在负字线电压被传递到被选存储器块 的至少一条字线的同时，所述阱电压具有负电平。
4.如权利要求2所述的非易失性存储器件，其中所述地址译码器包括多个存储器块选 择器，每个存储器块选择器包括块字线，控制存储器块选择电路以配置成将所述字线电压传递到被选存储器块的字线；上拉电路，用于响应于使能信号将所述电源电压提供给所述块字线； 下拉电路，其响应于使能信号将所述块字线与所述第一晶体管的阱电断开，并且响应 于使能信号的互补信号将所述块字线与所述第一晶体管的阱电连接。
5.如权利要求2所述的非易失性存储器件，还包括控制逻辑单元，用于控制所述电源 电压生成器和阱电压生成器在编程操作、读取操作、检验读取操作或擦除操作内根据负电 压是否被传递到被选存储器块的至少一条字线而改变电源电压和阱电压。
6.如权利要求1所述的非易失性存储器件，其中在对于至少一个编程状态的编程检验 操作中，所述负字线电压被传递到被选字线。
7.如权利要求6所述的非易失性存储器件，其中在用于检验已擦除的存储单元的编程 检验操作中，所述负字线电压被传递到被选字线。
8.如权利要求1所述的非易失性存储器件，其中在对于至少一个编程状态的读取操作 中，所述负字线电压被传递到被选字线。
9.一种用于驱动非易失性存储器件的方法，包括生成电源电压并且将所述电源电压施加到地址译码器中的存储器块选择器的第一晶 体管；通过所述存储器块选择器将接收的字线电压传递到基于地址信息选择的被选字线；和 根据传递到被选字线的接收的字线电压是否为负电压来改变所述电源电压。
10.如权利要求9所述的方法，还包括 将阱电压施加到所述第一晶体管的阱；和根据传递到被选字线的接收的字线电压是否为负电压来改变所述阱电压。
11.如权利要求10所述的方法，其中，在递增步长脉冲编程(ISPP)编程循环操作的编 程执行期间内，所述电源电压具有第一电平，以及所述阱电压具有第三电平；和在所述ISPP编程循环操作的检验读取期间内，所述电源电压具有低于第一电平的第 二电平，并且所述阱电压具有低于第三电平的第四电平。
12.如权利要求10所述的方法，其中所述非易失性存储器件中的每个存储单元可编程为擦除状态和多个编程状态，并且其中在至少一个编程状态上以负检验电平执行检验读取 操作；以及在每个ISPP编程循环中，在当不以负检验电平执行检验读取操作时的期间内， 所述电源电压和阱电压分别具有第一电平和第三电平，并且当在以负检验电平执行检验读 取操作时的期间内，所述电源电压和阱电压分别具有低于第一电平的第二电平和低于第三 电平的第四电平。
13.如权利要求12所述的方法，其中在以负检验电平的检验读取操作通过之后，从下 一 ISPP编程循环中排除在负检验电平的检验读取操作。
14.如权利要求10所述的方法，其中所述非易失性存储器件被编程为擦除状态和多个 编程状态，并且在至少一个编程状态上以负检验电平执行检验读取操作；以及在每个ISPP 编程循环中，所述电源电压和阱电压分别具有第一电平和第三电平，直到负检验电平的检 验读取操作通过，并且在负检验电平的检验读取操作通过之后，所述电源电压和阱电压分 别具有高于第一电平的第二电平和高于第三电平的第四电平。
15.如权利要求14所述的方法，其中在负检验电平的检验读取操作通过之后，从下一 ISPP编程循环中排除在负检验电平的检验读取操作。
16.如权利要求10所述的方法，其中与在被选字线处提供的校验电压的不同电平直接 相关地，所述电源电压以不同的电平改变，并且所述阱电压以不同的电平改变，其中至少一 个不同电平的检验电压为负。
17.如权利要求16所述的方法，其中所述电源电压在贯穿具有不止一个负检验电压的 编程和检验期间被设置在第一电平，在贯穿具有一个负检验电压的编程和检验期间被设置 在第二电平，并且在贯穿不具有负检验电压的编程和检验期间被设置在第三电平，所述第 一电平低于第二电平，并且第二电平低于第三电平。
18.如权利要求16所述的方法，其中所述电源电压和阱电压在贯穿具有不止一个负检 验电压的编程和检验期间被设置在各自的第一电平，在贯穿具有一个负检验电压的编程和 检验期间被设置在各自的第二电平，并且在贯穿不具有负检验电压的编程和检验期间被设 置在各自的第三电平，所述第一电平低于第二电平，第二电平低于第三电平，其中阱电压的 不同电平为负或地。
19.一种装置，包括多个存储器块，其具有在多条字线和多条位线的交叉处形成的多个存储单元；地址译码器，用于响应于输入地址选择所述存储器块之一，并且将字线电压传递到与 输入地址对应的被选存储器块中的被选字线；输入/输出缓冲器，用于临时存储在编程操作中要在存储单元阵列中编程的数据，或 者临时存储在读取操作中从存储单元阵列读出的数据；电压生成器，用于生成字线电压、电源电压和阱电压；和控制逻辑单元，用于控制所述电压生成器根据阱电压的电平来调节电源电压的电平。
20.如权利要求19所述的装置，其中所述控制逻辑单元控制所述电压生成器根据负电 压是否被传递到被选存储器块的字线来改变阱电压的电平。
21.如权利要求19所述的装置，其中所述电压生成器包括生成负电压的负电压生成器。
22.如权利要求19所述的装置，还包括存储器控制器，用于控制非易失性存储器件，其中所述非易失性存储器件被控制来根 据负电压是否通过地址译码器被传递到被选字线，调节施加到地址译码器的第一晶体管的 阱的阱电压的电平或者调节提供给第一晶体管的电源电压的电平。
23.如权利要求22所述的装置，其中所述存储器控制器包括实现从以下中选择的标准 化接口协议的主机接口电路通用串行总线(USB)、多媒体卡(MMC)、外围设备互连(PCI)、 高速PCI (PCI-E)、高级技术附件(ΑΤΑ、并行 ATA、pATA)、串行ATA(SATA)、外部 SATA(eSATA)、 小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)和集成驱动器电子电路(IDE)。
全文摘要
一种非易失性存储器件(NVM)、存储器系统和装置包括被配置成执行一种在NVM的被选字线上施加负电压的方法的控制逻辑。在第一时间期间，第一高电压电平被施加到地址译码器的晶体管的沟道，并且地电压被施加到晶体管的阱。而且，在第二时间期间，第二高电压电平被施加到晶体管的沟道，并且在第二时间间隔内，第一负电压被施加到晶体管的阱。第一高电压电平高于第二高电压电平，并且施加在被选字线上的电压在第二时间间隔内为负。
文档编号G11C16/34GK102005248SQ201010269850
公开日2011年4月6日 申请日期2010年8月31日 优先权日2009年8月31日
发明者金武星 申请人:三星电子株式会社